Counter дизайн проблема!

[hillten]

Привіт!Я Hillten.

Я хочу розробити великий боротьби і це скласти від малих лічильників (наприклад, 4-біт).

І я використовую два 4-розрядних лічильника, використання першого зустрічного S сигнал переносу, з тим щоб наступний лічильник.Але чому це стало збільшення в наступному годинник.Будь ласка, допоможіть мені, Thanks!

Документ являє собою сигнал моделювання і початковий код.

 

[nand_gates]

Генерація нести перед одним CLK буде вирішити ур проблема!
Ось, наприклад ...
Код:

Модуль лічильника (

/ / Заходи

кол-CY,

/ / Входи

CLK, reset_n, EN

);

введення CLK, reset_n;

введення EN;

Потужність [7:0] Count;

вихідний CY;

count4 count4_0 (

/ / Заходи

. COUNT (кол [3:0]),

. CY (cy_int),

/ / Входи

. CLK (CLK),

. Reset_n (reset_n),

. RU (1'b1));

count4 count4_1 (

/ / Заходи

. COUNT (кол [7:4]),

. CY (CY),

/ / Входи

. CLK (CLK),

. Reset_n (reset_n),

. RU (cy_int));

ENDMODULE / / СчетчикМодуль count4 (

/ / Заходи

кол-CY,

/ / Входи

CLK, reset_n, EN

);

введення CLK, reset_n;

введення EN;

Потужність [3:0] Count;

вихідний CY;REG [3:0] Count;

призначити Су = &count;Завжди @ (posedge CLK або negedge reset_n) починається

IF (! Reset_n)

кількість <= 0;

ще

якщо (EN)

кол-во <= Count 1;

кінець

ENDMODULE / / count4