CLK призначення із запізненням.

[ahmadagha23]

Привіт
Я моделювання моєї VHDL кодів activhdl6.3.В одній з компонент я тактового сигналу arived з порту введення.Коли я призначив його на

внутрішній сигнал годин без будь-яких затримок (CLK <= inclk він працює, але коли я призначив його внутрішній годинник з затримкою (CLK <= inclk після 30 нс

внутрішній годинник (CLK) кріпиться до свого початкового значення.Чи знаєте ви, причина?
Як я можу імітувати вирівнювання по CLKDLL компоненту?
З повагою

 

[Guest]

У мене схожа проблема з активною HDL.

Я видалити всі скомпільовані проект Бібліотека даних вручну (Вид-> ліберально-менеджер).

Recompile проекту.

Проблема знімається.

 

[rakko]

Це схоже на налаштування або провести проблеми.Як правило дані повинні прибути на перший тригер до годин, принаймні час встановлення тригера.Якщо ви вручну штовхати годинник дуже близько до краю або навіть минулого сучасним даними, це не вийде.Ви що-часовий аналіз на цей шлях, щоб побачити, що пряність або прайм-тайм думає, що відбувається?

Я хотів би написати поведінкової моделі вашого DLL і використовувати його в симуляції.Є багато документів про те, як зробити це в Інтернеті.Бібліотеки є більш складними, ніж просто натиснувши години вперед.З одного боку вони, як правило, динамічні схеми з можливістю регулювання годин в обох напрямках по відношенню до деяких вхідного потоку .....