Cadence АДЕ Mixed-Signal моделювання проблема

[freewing]

Я використовую Analog Cadence Design Environment моделювати змішаної сигнальна система (Verilog, Verilog-A, схеми, привид моделей).Але є STH неправильним у інтерфейсі між Verilog блоку та джерела напруги.Джерела напруги синусоїди.Я створив A2D тобто на терміналах Verilog блоку.Але це синус джерело напруги не правильно перевести в цифровий послідовності.Дивна річ, коли я можу змінити його до джерела імпульсів напруги (vpulse), вона працює добре.У чому може бути причина?Thx.

 

[eng_Semi]

Якщо ур оголошення змінної, в Урі коду, щоб провести вхідного сигналу, будь впевнений, що і оголосити його в якості реального, не ціле число.

Якщо проблема існує, щоб відправити мені код (якщо й хочу)

 

[uncle_urfi]

Ви повинні натиснути на кнопку "Q 'для запиту A2D, я припускаю, вона виходить з ahdlLib, а потім настроїти параметри правильно.Особливо опорного напруги.

З імпульсним джерелом, є тільки дві держави і дуже коротко підйом / падіння, але з гріхом, дозвіл перетворювача буде грати свою роль.