Після розміщення та маршрутизації модуля HDL на цільовому пристрої FPGA, пост P і R імітаційної моделі можуть бути отримані.Ця модель включає в себе логіку маршрутизації та затримки в стандартному Затримка Format (SDF-файл), які можуть бути використані для моделювання.Весь цей процес відомий як Backannotation.
This site uses cookies to help personalise content, tailor your experience and to keep you logged in if you register.
By continuing to use this site, you are consenting to our use of cookies.
