Array assignements в Verilog

[sujithchakra]

Чи може одна будь ласка, допоможіть мені .....Whats Wrong в наступних твердженнях?

REG [7:0] [0:7];

[1] [0] <= 1'b1 / / я отримую повідомлення "Синтаксична помилка" тут, коли я намагаюся привласнити "1"

індексованих елементів [1] [0]. Я використовую Cadence Verilog - XL для компіляції коду.

Я вважаю синтаксис right.Could будь-якому будь ласка, поправте мене, якщо я помиляюся?Спасибо

 

[aji_vlsi]

sujithchakra пише:

Чи може одна будь ласка, допоможіть мені .....
Whats Wrong в наступних твердженнях?REG [7:0] [0:7];[1] [0] <= 1'b1 / / я отримую повідомлення "Синтаксична помилка" тут, коли я намагаюся привласнити "1"індексованих елементів [1] [0]. Я використовую Cadence Verilog - XL для компіляції коду.Я вважаю синтаксис right.Could будь-якому будь ласка, поправте мене, якщо я помиляюся?Спасибо

 

[verma.ind]

Привіт ....

Я думаю, є у оголосити одновимірний масив і призначення на двовимірному масиві, тому вона даючи синтаксичної помилки.

What U HV оголосити 1-D масив шириною 8bit .....
Для 2-D масив: це
REG [7:0] обр [7:0] [7:0], [/ CODE]

 

[semiconductorman]

verma.ind,
Я боюся, ви не зрозуміли один мій.Оригінальний код (sujithchakra) була правильною, але як Aji пояснити це неможливо в Verilog для цього виду assingment, SystemVerilog однак дозволяє вам написати.

Якщо у вас є absoultely Для цього спробуйте наступне.

REG [7:0] [0:7];
[1] = [1] | 8'b1;

Це буде чудово працювати (для моделювання тільки)

 

[boardlanguage]

aji_vlsi пише:sujithchakra пише:

Чи може одна будь ласка, допоможіть мені .....
Whats Wrong в наступних твердженнях?REG [7:0] [0:7];[1] [0] <= 1'b1 / / я отримую повідомлення "Синтаксична помилка" тут, коли я намагаюся привласнити "1"індексованих елементів [1] [0]. Я використовую Cadence Verilog - XL для компіляції коду.Я вважаю синтаксис right.Could будь-якому будь ласка, поправте мене, якщо я помиляюся?Спасибо