AHDL документації та інформації LCELL

[Guest]

Я був останнім часом робота з @ ltera ACEX1K50 засновані дизайн чіпа, де має бути достатньо швидким, але інструмент виробляє паршиві результати.Я пов'язане з цим питання раніше і отримали цінні підказку з ngjh (велике спасибі!)

Але на наступний крок, що, незважаючи на пошук @ ltera веб-сайту і питання їх підтримки я як і раніше, важко знайти хорошу документацію по LCELL і CARRY примітивів.Буду вдячний, якщо документи або посилання на такі відносно цих примітивів.

Я знаю, переносимість коду зводиться за допомогою таких постачальників конкретні речі, але це не повинно бути основним питанням, якщо мені вдасться зберегти ті частини ізольовані в окремих компонентах.І я вважаю, що чіп не буде змінена протягом терміну служби даного продукту в будь-якому випадку.

Додатково, здається, що, використовуючи замість AHDL VHDL для тих, критична швидкість частин, я можу отримати кращу і більш чітко контролювати генерований логіки.Тому я справді дивного, якщо є хороший документ, книгу або десь охоплюють AHDL теж.

Спасибо за будь-яку допомогу у заздалегідь

Тед

 

[ngjh]

Це я знову,

<img src="http://www.edaboard.com/images/smiles/icon_biggrin.gif" alt="Дуже веселий" border="0" />Перевірте в розділі 'функціональні описи' з 'сайт Альтера ACEX 1K програмовані логічні пристрої Сім'я Дані Лист "' s.Там ви зможете знайти інформацію про внутрішню будівництва ACEX.

LCELL здійснюється з використанням одного логічного елементу (LE).Тут, на малюнку на сторінці 16, я думаю, що це відбудеться введення LCELL's займає одне з чотирьох входів LUT і проходить через дріт Реєстрація Обхід до виходу.

Що стосується передачі або КАСКАД примітиви, вони є свого роду способом
мінімізувати затримки.Уявіть собі сценарій, при якому функції XOR потрібно 8 КП.З перенесенням примітивів, всі КП в рамках LAB можуть бути з'єднані в ланцюжок.Без примітивно, КП можуть бути розкидані в кількох лабораторіях, отже, збільшення затримок.Сподіваюся, ви зможете зрозуміти, що я хотів сказати

<img src="http://www.edaboard.com/images/smiles/icon_lol.gif" alt="Laughing" border="0" />

.

Ви можете також шукає більш докладну інформацію у файлі довідки за MAXPLUS або Qu (AT) rtus.

Я гавань використовувати AHDL b4.Ви можете мати рацію.Однак, ви повинні бути в змозі одержати такого ж рівня контролю з використанням VHDL.Просто переконайтеся, що код написаний на низькому рівні.

Згідно Альтера, AHDL керівництво може бути придбаний у будь-якого постачальника Altera.

 

[wjhzhx]

AHDL подібно до мови ABEL, вона може ставати все краще і більш чіткого контролю над генеруються логіки, але це теж витрачати час і моделювання є проблемою, якщо ваш проект не є простою