4 входи суматора в VHDL суматор

[killersbeez]

привіт, в мене є питання до гарячої програми суматор з 4 входами в VHDL! я зробив цей код VHDL це вірно?! Бібліотеки IEEE; Використовуйте ieee.std_logic_1164.all; ENTITY суматора загального (манекен: час: = 0 нс); PORT (A, B, C, D: В std_logic; сума: OUT std_logic); END особи; АРХІТЕКТУРА функціональних суматора ЦЕ ПОЧАТИ ПРОЦЕС (A, B, C, D) BEGIN, якщо (= 0 "і B = 0" і С = 0 "і D = 0"), то сума

 

[Fl1pFl0p]

Я припускаю, що ви починаєте, можливо, для класу, в цьому випадку Пульсація Carry Adder те, що вам було б для seaching. [URL = http://www.altera.com/support/examples/vhdl/v_f_add8.html] VHDL: Пульсації-Carry Adder [/URL], і це пояснює, суматор пульсації нести [URL = http://www.search . com / посилання / Adder_ (електроніка] Довідник з Adder (електроніка) - Search.com [/URL]), що повинно допомогти.

 

[killersbeez]

каже, що це для мене, і я не можу знайти те, що тут не так: (digi.vhdl: в суматорі (функціональних): digi.vhdl: 64: синтаксична помилка, несподіваний t_PROCESS, очікуючи t_IF на ПРОЦЕС v2cc: digi.vhdl: 1 помилки [COLOR = "Срібло"] [SIZE = 1 ]---------- Повідомлення добавлено в 00:45 ---------- Попереднє повідомлення було в 00:27 -------- - [/size] [/COLOR] знайти проблему все працює, але це 4 суматора вхідних або його щось інше?

 

[Fl1pFl0p]

Ця лінія показує кількість входів: В std_logic_vector ( 7 DOWNTO 0 ) це 8 біт суматора. Пульсації суматора можна каскадно, як кількість біт, як ви хотіли. Якщо ви читали посилання посилання вище, і для циклу викликає плутанину, спробуйте прочитати цей приклад. [URL = http://vhdlguru.blogspot.com/2010/03/4-bit-ripple-carry-adder-using-basic.html] VHDL кодування кілька корисних порад: 4 біти Пульсації Carry Adder з використанням базових логічних елементів [/URL] Це ворота рівня 4bit суматора і випробувальний стенд для імітації його поведінки.

<span style="color: grey;"><span style="font-size: 10px">---------- Повідомлення добавлено в 18:31 ----- ----- Попереднє повідомлення було о 18:15 ----------</span></span>
O Wooo ... не бачив код у верхній частині. Звідки що взялося?

 

[sanju_]

привіт у програмі їх не виконувати, а замість цього "якщо" ви можете використовувати "справа" була б краще .. якщо ви хочете використовувати "ще, якщо" краще використовувати "ELSIF ".... ви можете отримувати помилки в програмному коді, тому що ви використовували так багато "якщо" і один "кінець, якщо" http://www.edaboard.com/thread190952.html

 

[vipinlal]

Одна з пропозицій, VHDL пропонує ELSIF. Так замість того щоб використовувати ще, якщо кожен раз, коли ви можете використовувати ELSIF. Код буде виглядати чистим і легким для налагодження. Ви використали багато "ще, якщо" у наведеному вище коді, але оленяча шкіра достатньо "кінець, якщо", щоб охопити їх усі.