S
shiningblue
Guest
привіт, в мене є питання про затримку реалізації в чіпі дизайну. Це легко реалізувати в Verilog для моделювання, але як вона може бути реалізована в реальному чіп? на фліп-флоп? Як щодо "затримкою 0"?
Navigation
Install the app
How to install the app on iOS
Follow along with the video below to see how to install our site as a web app on your home screen.
Note: This feature may not be available in some browsers.
More options
You are using an out of date browser. It may not display this or other websites correctly.
You should upgrade or use an alternative browser.
You should upgrade or use an alternative browser.
A
ahmad_abdulghany
Guest
[Цитата = shiningblue] привіт, в мене є питання про затримку реалізації в чіпі дизайну. Це легко реалізувати в Verilog для моделювання, але як вона може бути реалізована в реальному чіп? на фліп-флоп? Як щодо "затримкою 0"? [/Quote] Затримка може бути зроблено просто D-FF, але те, що ви маєте на увазі затримки 0?
K
kr_vinayak
Guest
Якщо ви хочете реалізувати особливе значення затримки, то ви можете використовувати ланцюжка інверторів. Ви можете розмір їх належним чином, щоб отримати потрібно відкласти. Концепція затримки 0 (називається затримка дельта) у Verilog саме для цілей моделювання. У реальному світі, ви не можете досягти 0 затримки.
T
tarkyss
Guest
в STD бібліотеки стільникових Є затримки клітини
A
AlexWan
Guest
Тепер проводу також затримки.
K
koppolu1981
Guest
Я думаю, що буде макроси доступні в залежності від синтезу інструмент, який може призвести до harware одиниць як буфери / інвертори з деякими специфічними затримками. Ми можемо використовувати їх .. Хто-то поправте мене, якщо я не правий ... Також якщо хто-небудь має такий Pls consruct розмістити його