>, що буде вихід з наступних кодів

J

jesuraj

Guest
завжди @ (CLK)
починати
= 0;
<= 1;
$ Дисплеї ();
кінець

 
Припускаючи, що в Verilog, ви просто отримаєте повідомлення про помилку.
Відсутній модуль декларації.Невизначені "CLK".Невизначені "а".

 
= 0
= 1
1 є більш позитивним, як у порівнянні з 0 і більше 0 negatie як в порівнянні з 1.
тому, коли 0 введення-виведення повинен бути низьким, коли один з повинна бути високою.

 
О / р 1 і раніше високою (1), але WLL бути глюки ....

 

Welcome to EDABoard.com

Sponsor

Back
Top