EDABoard.com! Міжнародний форум електронних дискусій: програмне забезпечення, схеми, схеми, книги, теорія, документи, ASIC, pld, 8051, DSP, мережа, РФ, аналоговий дизайн, друкована плата, сервісні посібники

Register Log in

чому Verdi/0-In Перевірка / specman НЕ NT-платформу?

J

joe2moon

Guest
Я цікаво чому листопаді (в) S 'Verd!, 0-контроль, Verisity
доларів pecman елітних
і так далі, не підтримують NT платформу?
(Крім того,
в m0delsim C-відлагоджувальна ...)
**************************************************

Коли С-налагодження вперше
з'явився на m0delsim релізу 5.6,
Мені здалося, що причина в тому, що це всього лише бета-версія.

Але до сих пір, з 5.7-реліз, в C-функція налагодження ще тільки
розміщений на UNIX та Linux середовищі.
Тому я думаю, якщо він використовується C-компілятор, наприклад GCC або CC на UNIX,
і для NT, це може бути багато складних робити

<img src="http://www.edaboard.com/images/smiles/icon_question.gif" alt="Запитання" border="0" />Я сподіваюся, що в подальшому звільнення, C-налагоджувальної
І Verd!можуть працювати на NT

<img src="http://www.edaboard.com/images/smiles/icon_surprised.gif" alt="Здивовані" border="0" />(Чи можливо це?)

До речі,
не $ ynopsys' VC $ 'прямий C працює на NT?

************************************************** **
M0del-Tech оголосила вона буде підтримувати SystemVerilog.
І SystemVerilog має можливість запускати Verilog / VHDL / C
змішаного мови моделювання.
У цьому prorgress, можливо SystemVerilog симулятор буде тільки
розміщений на UNIX та Linux операційна система? [цитата] [/ цитата]

 
N

news

Guest
Zarówno internet, jak i obecne w nim zagrożenia, podlegają ciągłym zmianom. Właśnie dlatego, bezpieczeństwo w sieci wymaga stworzenia w miejsce prostych "do's and don'ts", odpowiedniego zbioru zachowań. Sophos prezentuje trzy pytania, które powinniśmy sobie zadać poruszając się w internecie - niezależnie od tego, czy przeglądamy strony, wyrażamy zgodę na warunki użytkowania, zamieszczamy zdjęcia czy po prostu sprawdzamy skrzynkę mailową.

Read more...
 
W

windflower

Guest
Verisity
доларів pecman еліти Linux версії, то же самое с Новас.

 
S

saho

Guest
----------- Фрагмент для СИСТЕМА-CModelSim 6.0 підтримує SystemC на Windows.sccom використовує MinGW GCC 3.2.3 для компіляції вихідного коду SystemC.C-Debug підтримується на Windows з MinGW GDB 6.0.--------- Повний фрагмент
Зауваження до випуску програми ModelSim SE / PE / LE 6.0 BetaCopyright типової технології, наставник Графіка
Корпорація Компанія, 2004 - Всі права захищені.

04 червня 2004-------------------------------------------------- ------------------------------

Установка продукту та інформації про ліцензування
Для короткої інструкції з установки продукту можна знайти в "install_notes" файл на типової технології веб-сайті.У install_notes файл можна переглянути за адресою:
http://www.model.com/downloads/default.asp
Для отримання докладної інформації про продукт установки, підтримуваних платформ, а також ліцензування,
см. ModelSim Інсталяція
І ліцензування керівництва.Керівництво можна завантажити з:
http://www.model.com/support/default.asp

Як отримати підтримку
Для отримання інформації про порядок отримання технічної підтримки відвідайте сторінку підтримки за адресою: http://www.model.com/support/default.asp
http://www.mentor.com/supportnet/

Нотатки про випуск Архів
В релізі відзначається в попередніх версіях відвідати релізі відзначається, архів за адресою: http://www.model.com/support/default.asp
або знайти їх у встановлені modeltech дерев в <шлях до modeltech installation> / Docs / rlsnotes-------------------------------------------------- ------------------------------

Покажчик на випуску
Основні інформації
Користувальницький інтерфейс дефекти ремонту в 6.0 Beta
Verilog Дефекти ремонту в 6.0 Beta
PLI Дефекти ремонту в 6.0 Beta
VHDL Дефекти ремонту в 6.0 Beta
FLI Дефекти ремонту в 6.0 Beta
VITAL Дефекти ремонту в 6.0 Beta
SystemC Дефекти ремонту в 6.0 Beta
PSL Дефекти ремонту в 6.0 Beta
Змішаний мову дефекти ремонту в 6.0 Beta
Загальні дефекти ремонту в 6.0 Beta
Наставник Графіка DRs ремонту в 6.0 Beta
Відомі дефекти в 6.0 Beta
Продукт Зміни 6.0 Beta
Нові елементи, додані до 6.0 Beta-------------------------------------------------- ------------------------------

Основні інформації

Наступні платформи змін починаючи з релізу 6.0.

RedHat 6.0 через 7.1 більше не підтримується.
Підтримка AIX буде припинено в наступному випуску.
Ви повинні перекомпіліровать або освіжити вашу модель, якщо просуваються вперед у порівнянні з 5.8x або більш ранніх версій.Див. "відновлюються вашої бібліотеки" в ModelSim Інсталяція
І ліцензуванню Керівництво для більш докладної інформації про оновити модель.-------------------------------------------------- ------------------------------

Користувальницький інтерфейс дефекти ремонту в 6.0 Beta

Під Windows, якщо ModelSim пропонується відкрити файл, і користувач має власний інструмент,
пов'язаних з цим файлом, ModelSim тепер перевірити, щоб переконатися, що звичай
об'єднання фактично vsim.exe, vish.exe або modelsim.exe.Це запобігає запуск нескінченної рекурсіі, що деякі клієнти випробували.
VHDL типи доступу тепер можуть бути розширені в вікні Змінні.-------------------------------------------------- ------------------------------

Verilog Дефекти ремонту в 6.0 Beta-------------------------------------------------- ------------------------------

PLI Дефекти ремонту в 6.0 Beta-------------------------------------------------- ------------------------------

VHDL Дефекти ремонту в 6.0 Beta

Коли VHDL особи та архітектури знаходяться в різних вихідних файлів, а також особи міститься виконуваний код, ModelSim тепер можливість встановлювати точки зупинки в орган, код і правильно відображати особа джерела при проходженні утворень код.Те ж саме можна сказати і про VHDL код в PSL vunit, яке
обов'язково в різних вихідного файлу (ів) в організації та архітектури.
При дотриманні наступних умов:

За замовчуванням використовується обов'язковими,

Цей компонент є безпосередньо видимим,

Дві різні суб'єкти, відповідні посилання (різні) ВИКОРИСТАННЯ положення,

Одна з цих організацій може бути неправильно вибрав для палітурки.
При розробці використано іноземну мову інтерфейсу, ModelSim головою і видав в оману повідомлення про помилку, якщо шлях в іноземних рядки,
що містяться дужках.
Визначених атрибутів 'Високий і низький повернення верхньої та нижньої кордоном, відповідно, з діапазону.У LRM визначення верхньої межі, і знизу в розділі "3.1 Скалярние типів" не є корисними, якщо діапазон є недійсним кола, і, по суті, суперечить примітка 1 в розділі "14.1 Попереднє атрибути".ModelSim зараз реалізує цю записку,
а не формальні визначення верхніх і нижніх меж.Сенс полягає в тому, що для ненульовий діапазон,
то ніяких змін у поведінці, і низький <=
висока, як і раніше.Для нульової діапазон,
застосовуючи визначення в примітці результати у Високому <низьким і насправді ця умова може бути використано для визначення того, цілий ряд є недійсним.
Використання "НЕ" функцію для заздалегідь певних типів, як біт, bit_vector
і т.д., як фактичні / формального порту примірника заподіяну vsim до катастрофи.-------------------------------------------------- ------------------------------

FLI Дефекти ремонту в 6.0 Beta-------------------------------------------------- ------------------------------

VITAL Дефекти ремонту в 6.0 Beta-------------------------------------------------- ------------------------------

SystemC Дефекти ремонту в 6.0 Beta

Всі SystemC повідомлення ядра були перенесені на ModelSim повідомлення системи.Тому verror може бути використаний для одержання більш докладної інформації про ці помилки.-------------------------------------------------- ------------------------------

PSL Дефекти ремонту в 6.0 Beta-------------------------------------------------- ------------------------------

Змішаний мову дефекти ремонту в 6.0 Beta

ModelSim не дозволяє VHDL генерики типу std_logic_vector на інтерфейс з Verilog на VHDL.У попередніх релізах, це обмеження не було виконано, і загальні цінності було прийнято неправильно.Помилка в даний час видано.
Якщо Verilog модуль безпосередньо в VHDL оброблений за допомогою 93 прямих організація будівництва, неправильні значення може відбуватися, якщо тип перетворення або функція перетворення були використані на фактичних.В результаті виду тип перетворення або функція перетворення необхідно BIT, BIT_VECTOR, STD_LOGIC або STD_LOGIC_VECTOR.-------------------------------------------------- ------------------------------

Загальні дефекти ремонту в 6.0 Beta-------------------------------------------------- ------------------------------

Наставник Графіка DRs ремонту в 6.0 Beta-------------------------------------------------- ------------------------------

Відомі дефекти в 6.0 Beta

Verilog конфігураціях не працює коректно з vopt потоку.Ви повинні використовувати швидкий варіант на Vlog командного рядка для Verilog конфігурації працювати коректно.-------------------------------------------------- ------------------------------

Продукт Зміни 6.0 Beta

З Debug інструмент в даний час підтримується в hpux_ia64 версія ModelSim.У HP wdb / GDB 4.2 відладчик використовується і упаковані з ModelSim.
OEM додатків, які
пов'язують з libvsim з hppa64 тепер, також повинні містити libxnet (тобто-lxnet) при
об'єднанні їх застосування.
В 'raw_data' Аргумент профіль опції більше немає необхідності чи при його підтримки.Обидва сировини розраховувати і у відсотках цінностей у даний час повідомляється.
У PREF * (user_hook) більше не будуть збережені, коли робити Зберегти налаштування або [написати уподобання].Причина полягає в тому, що гачок, швидше за все, невдало, якщо асоційована виклику функції також зберігаються, і це не вдалося виявити всі функції, необхідні для порятунку.
Моделювання Варіант змін, ознайомитися з "Моделювання Опції" діалогового вікна, реєструються в активному INI файл, якщо файл для запису, і буде впливати на нинішній сесії, а також всіх майбутніх сесіях.Якщо файл доступний лише для читання, можливість зміни будуть впливати тільки на поточній сесії.Моделювання варіантів постраждалих є:
BreakOnAssertion RunLength
DefaultForceKind StdArithNoWarnings
DefaultRadix WLFCompress
IgnoreError WLFDeleteOnQuit
IgnoreFailure WLFOptimize
IgnoreNote WLFSaveAllRegions
Ignorewarning WLFSizeLimit
IterationLimit WLFTimeLimit
NumericStdNoWarnings-------------------------------------------------- ------------------------------

Нові елементи, додані до 6.0 Beta

Ця функція підтримується в ModelSim SE тільки.

Новий виконуваний закликав vopt було додано.Це підвищує функціональність, яка була раніше отримана шляхом компіляції Verilog джерела файли з швидко-або ОПТ перемикачів.

vopt здійснює розробку загальносистемних оптимізацій, а також дозволяє VHDL Design підрозділів, які повинні бути включені.Це само ефективно, як використання Vlog вибирають, але з підтримкою VHDL а.

Він також породжує новий тип бібліотеки дизайн підрозділи, яке проявляється в якості "Optimized ДИЗАЙН", коли один vdir команда виконується.Ви можете безпосередньо моделювати оптимізований дизайн просто посилатися vsim прямо на нього.

vopt працює на одному або більш високого рівня, які представляють собою модулі проектування корінь (ів).Вона проходить через весь дизайн, оптимізує його, і пише про вихід на запит місця розташування.Наприклад, якщо "зверху" є коренем проектування,
можна зробити: "vopt топ-O mydesign".

В-О параметр використовується для вказівки місця розташування виробництва, в даному випадку "mydesign".Потім Ви можете просто зробити "vsim mydesign", щоб посилатися на оптимізований дизайн.

vsim також містить положення про автоматичному vopt посиланням на дизайн.Це не за замовчуванням, але може бути включена шляхом установки змінної VoptFlow 1 у вашому modelsim.ini файл.Див С. Е. Посібник користувача для більш докладної інформації про автоматичного посилання на vopt.

Зауважимо, що vopt крок не потрібно, а просто існує, як уточнення крок за попередні функції здійснюються з Verilog компіляторів "(Vlog)-швидко і вибирати ключі.
У GUI тепер може обробляти масив індексів також перерахування.
Додаткові функції інтерфейсу для SystemVerilog були додані:
Експорт та імпорт завдань і функцій в modports тепер підтримуються.
Коли modport визначається на модулі, наприклад, використання будь-якого пункту інтерфейс, не перерахованих в цьому modport дасть помилку.
Інтерфейс параметри тепер можуть бути використані.
У ModelSim мову шаблонів були поширюватися на SystemC так що ви можете допомогти SystemC зразки написання і testbenches з використанням C та SystemC мова contructs.
SystemC часу, і користувач одиницю часу можна встановити за допомогою sc_set_time_resolution () і sc_set_default_time_unit () функції з SystemC вихідного коду.Поведінка цих функцій залишається незмінною з рідних OSCI реалізації проекти,
які містять тільки SystemC модулів.Будь ласка, зверніться до ModelSim користувачів Керівництва для одержання більш докладної інформації з даної резолюції, і за замовченням ліміт часу підрозділи відбору для змішаного мови дизайну.
Modelsim 6.0 містить удосконалення для FLI, щоб підтримати SystemC.На додаток до поточної ACC файли заголовків acc_user.h і acc_vhdl.h, в даний час третього файл, який містить acc_sc.h постійного визначення для SystemC регіонів, accScModule, і сигнали, accScPrimChannel.
Всі ці функції, FLI, що повернення існуючих mtiRegionIdT тепер можуть повернутися SystemC регіонів.Ці функції є:

Розширення функцій Регіон
mti_FindRegion ()
mti_FirstLowerRegion ()
mti_GetCallingRegion ()
mti_GetCurrentRegion ()
mti_GetTopRegion ()
mti_HigherRegion ()
mti_NextRegion ()
mti_GetProcessRegion ()
mti_GetSignalRegion ()
mti_GetRegionKind () закликали на SystemC регіон повертається accScModule.
mti_CreateRegion () ще не було розширеної підтримки SystemC регіонів.
Всі ці функції, FLI, що повернення існуючих mtiSignalIdT тепер можуть повернутися SystemC сигналів.Ці функції є:

Розширення функцій Signal
mti_FindPort ()
mti_FindSignal ()
mti_FirstSignal ()
mti_NextSignal ()
mti_GetDrivingSignals ()
mti_GetParentSignal ()
mti_GetSignalSubelements ()
mti_GetRegionKind () закликали на SystemC сигнал повертається accScPrimChannel.
mti_CreateSignal () ще не було розширеної підтримки SystemC регіонів.
Функції, які беруть mtiRegionIdT або mtiSignalIdT аргументів, які ще не були вдосконалені для підтримки SystemC призведе до помилки при SystemC аргументів для них.Ці функції є:

Регіон Опції
mti_CreateRegion () - приймає mtiRegionIdT
Процес Опції
mti_Sensitize () - приймає mtiSignalIdT
Сигнальні функції
mti_CreateSignal () - приймає mtiRegionIdT
mti_ForceSignal () - приймає mtiSignalIdT
mti_ReleaseSignal () - приймає mtiSignalIdT
mti_GetSignalValue () - приймає mtiSignalIdT
mti_GetSignalValueIndirect () - приймає mtiSignalIdT
mti_GetArraySignalValue () - приймає mtiSignalIdT
mti_SetSignalValue () - приймає mtiSignalIdT
mti_SignalIsResolved () - приймає mtiSignalIdT
Функції драйвера
mti_CreateDriver () - приймає mtiSignalIdT

У cosimulation інтерфейсу функції були також оновлені для підтримки SystemC.Для документації
див. cosim.note в OEM-каталог.
sccom тепер має опцію-F, яка дозволяє специфікації команд у файл.
У СК сигналу (у
тому числі sc_signal, sc_buffer, sc_signal_resolved і sc_signal_rv) може контролювати або спостерігати HDL сигналу з використанням двох нових членів функції:

BOOL control_foreign_signal (Const символ *
Ваше ім'я);

BOOL observe_foreign_signal (Const символ *
Ваше ім'я);
Контроль HDL один сигнал з sc_clock також підтримується за допомогою control_foreign_signal ().
В "зовнішній forkjoin задачу" в SystemVerilog інтерфейсів тепер підтримує.
Повідомлення пресечения і тяжкості настройки можна зробити в командному рядку (для vcom, Vlog, sccom і vsim).Синтаксис:
-відомості <message
номер [, <message
номер ...]
оповіщення <message
номер [, <message
номер ...]
-номер помилки <message [, <message
номер ...]
-придушення <message
номер [, <message
номер ...]
Це також може бути зроблено шляхом додавання директив в msg_system розділі [msg_system] від modelsim.ini файл.Синтаксис:
записці
номер <message = [, <message
номер ...]
попередження = <message
номер [, <message
номер ...]
Помилка
номер <message = [, <message number}> ...]
придушити = <message
номер [, <message
номер ...]
У ноті, попередження і помилки, в списку повідомлень будуть мати їх важкості встановлений на рівні, встановленому вимикач.По-пресечения, перераховані повідомлення пригнічені.Примітка: Внутрішня і смертельним повідомлення не можуть бути подавлені і не можуть вони їх тяжкості рівні змінилася.Нижче наведений приклад використання командного рядка, з-пресечению переключения:
vsim-придушити 3007,3009 MyTOP
У даному прикладі номера картки на наступні повідомлення:
3007 - Defparam ітерації ліміт перевищено.
3009 - Модуль не має `терміни директиви в силу, але попередні модулі робити.
VHDL 2002 охоронюваних видів, були здійснені в ModelSim.Оскільки стандартні специфікації вельми суперечливі по операторам для охоронюваних видів, оператори не були виконані.
В $ nochange терміни перевірки в даний час підтримується в оптимізованих клітин.
Динамічні масиви можуть бути використані в якості параметрів для виконання завдань, як:
Цільова сума (вхід INT A [], B [], виведення INT X []);
Розмір динамічний масив параметр встановлено до дзвінка з цим завданням,
тому завдання бачить "Х" у наведеному вище прикладі, як якщо б це були нові на початку цільової код.
На платформах UNIX зараз можна мати ModelSim навантаження PLI і FLI загальні
об'єкти з глобальним символом видимості.
Символи в глобальних спільних
об'єктів можуть бути передані на C / C код в будь-який інший
об'єкт поділяють.
Ви можете задати загальні глобальні
об'єкти за двома напрямками:
Використовуйте "vsim-gblso".Многоелементние gblso варіантів може бути вказана.
Використання змінних GlobalSharedObjectList в modelsim.ini.
Будь-яка глобальна загальна
об'єкти завантажуються до всіх інших спільних
об'єктів в системі.Крім того, глобальні загальні об'єкти, перераховані в порядку, вказаному користувачем.
Ця функція не підтримується в AIX або Windows.Ви не повинні вказувати SystemVerilog Доі імпорту, як
об'єкт спільної глобальної, якщо вона потребує будь-якого Департамент експортних завдань і функцій.
ModelSim 6.0 містить підтримку розріджених Verilog спогади.Sparse спогади принести виконання повільніше, ніж продуктивність
пам'яті за замовчуванням, але значно зберігання можуть бути оброблені при порівняно мало
пам'яті адреси доступні.
Існують два режими роботи:

У першому режимі автоматичному режимі на основі нового modelsim.ini змінної "SparseMemThreshold".Ця змінна визначає глибину
пам'яті вище якого Verilog спогади автоматично здійснюється з розріджених алгоритму.Зауважимо, що тільки прості Verilog 2-Д р-масиви можуть бути рідкісним в цей час.Для нових vopt потоку, р-масиви повинні бути розміром з розробкою часу константи (у
тому числі параметри).Але для додаткових потоків, в р-масиви повинні бути розміром з компіляції час констант (без параметрів).

Другий режим роботи передбачає керівництво специфікації рідкісних спогадів у вихідний код.Є два способи визначити розрідженого: Використання Verilog 2001 атрибутами і з допомогою metacomment синтаксису.

Нижче наведені приклади використання Verilog 2001 атрибуту синтаксис:
(* Mti_sparse *) р [15:0] mymem1 [0:10000000];
(* Mti_sparse = 1 *) р [127:0] mymem2 [0:10000000000];
Якщо ви хочете відключити автоматичний режим рідкісним для цієї пам'яті, наприклад, ви можете використовувати атрибут синтаксису в наступному:
(* Mti_sparse = 0 *) р [31:0] mymem3 [0:5000000];

Ви можете використовувати просту metacomment / * розріджених * (без пробілу), також:
р / * розріджених * [15:0] mymem4 [0:20000];
Щоб дізнатися, які спогади у Вашій розробки були успішно виявлені і як мало, ви можете використовувати
в vsim написати доповідь-L команди.Ця команда списках кожної розріджених
пам'яті назва та поточний розмір байт зберігання споживаної пам'яті.

Modelsim 6.0 містить два нових командного рядка та одна modelsim.ini файл для PSL припустити директив.Вони полягають в наступному.
vsim параметри командного рядка
-припустити: Імітація PSL виконувати директиви ж, як стверджують, директив.
-noassume:
Не імітувати PSL виконувати директиви.
За замовчуванням, PSL виконувати директиви моделюються як стверджують директиви.
modelsim.ini файлу змінної
SimulateAssumeDirectives = 0 не імітувати PSL виконувати директиви.
SimulateAssumeDirectives = 1 імітується PSL виконувати директиви, як стверджують директиви.
Значення за замовчуванням для SimulateAssumeDirectives = 1
Modelsim 6.0 має підтримку для отримання доступу до командного рядку параметри з SystemC коду.

Vsim Нова опція командного рядка для SystemC argc / argv підтримка:
[-sc_arg <string> ...]
Визначає рядок,
який представляє запуску аргумент, який згодом доступні з SystemC через sc_argc () і sc_argv () функції.

Нові функції:
sc_argc INT ()
Const Const символ * * sc_argv ()
Ці глобальні функції повернення, відповідно, кількості та фактичних аргументів, вказаний на vsim командного рядка з параметром-sc_arg варіант.Ці функції можуть викликатися з будь-якого місця в межах SystemC-код.
SystemVerilog динамічного спогади тепер підтримується в memtool GUI.
WLF Час згортаються є новою функцією, яка дозволяє трьох різних режимах запису подій на WLF файл.Режими управляються з vsim команду перемикання або WLFCollapseMode modelsim.ini змінної.Коротше кажучи, в трьох режимах:
Ні Згорнути: Всі події для кожного входу сигнал записується на WLF файл.
Delta Згорнути: Остаточне значення для входу сигнал записується в кінці дельти, в яких сигнал має одного або декількох подій.(за замовчуванням)
Час Згорнути: Остаточне значення для входу сигнал записується в кінці цього кроку часу, в якому сигнал має одного або декількох подій.
Будь ласка, ознайомтеся з ModelSim Керівництво користувача для одержання більш докладної інформації.
SystemC налагодження тепер включає агрегати сигналів і портів.Агрегати можуть бути масиви, структури, чи класи, де всі учасники є сигналами або порти.Агрегати, які поєднують інших об'єктів, таких, як модулі або C / C внутрішні типи даних не підтримуються в налагоджувальної, хоча вони, як і раніше, simulatable.
структури myBus (
sc_signal I;
sc_signal D;
);

myBus busPair [2];

У наведеному вище прикладі ілюструє масив структур сигналів.Цей комплекс є сукупний debuggable і
з'явиться в ModelSim в якості сигналу з типом масив структур.Сукупність та її елементи можуть бути доступні за допомогою звичайного C / C Стиль синтаксис:
описати busPair
вивчити busPair ([0]. Я)
додати хвилю busPair

Назва
обов'язковими повинні бути дозволені для налагодження сукупного сигнали і портів.
SystemC налагодження тепер включає підтримку sc_fifos і порти для FIFOs.У ModelSim, один sc_fifo представляється у вигляді масиву типу Т. Всі FIFOs є нормалізовано для показу по вивченню команд або в GUI Windows таким чином, щоб:
Ліва більшість (вивчати commnd) або зверху більшість (Хвильова вікні) елементом є наступне значення для читання з FIFO.
Кожен елемент відображається.
Порожні елементи позначені як невикористовувані.
Наступний елемент, який може бути написаний є найбільш ліво-або зверху самої невикористану елемент.
SystemC примітивних каналах, як sc_semaphore і sc_mutex Додана підтримка для налагодження.
Член змінних SystemC модулі (SC_MODULE),
в даний час підтримується для налагодження.
.

ModelSim 6.0 підтримує SystemC на Windows.
sccom використовує MinGW GCC 3.2.3 для компіляції вихідного коду SystemC.C-Debug підтримується на Windows з MinGW GDB 6.0.
Параметри передачі SystemC і HDL кордоні в даний час підтримуються.
sccom роботи в даний час підтримуються.
vcom і vsim тепер підтримує замовчуванням
обов'язковими при компіляції або під час завантаження для
обов'язкового компонента VHDL випадках для їх організацій.За замовчуванням 6.0 за замовчуванням для виконання
обов'язкових на час завантаження.
Вибір часу
обов'язкової за замовчуванням:
Використання vcom-bindAtCompile виконувати
обов'язкові замовчуванням під час компіляції.Використання vcom-bindAtLoad виконувати
обов'язкові замовчуванням на час завантаження.
Встановити BindAtCompile змінної в modelsim.ini файлу з 1 по замовчуванню
обов'язкового виконання під час компіляції.Залиште змінна встановлена в 0 peform замовчуванням
обов'язковими на час завантаження.
Порівняння цих двох
обов'язкових замовчуванням раз:
За замовчуванням
обов'язковим під час компіляції забезпечує раніше виявлення помилок і може інколи дати чітке повідомлення про помилку.Тим не менш, вона вимагає, знизу-вгору порядку компіляції (наприклад, один оброблений орган повинен бути складений до дизайн підрозділу, його instantiates.) Крім того, деякі паразитного попереджають повідомлення можуть бути отримані.
За замовчуванням на
обов'язкову навантаження часу дає більше гнучкості в тому порядку, в якому дизайн підрозділів аналізуються і не дає непотрібних попереджають повідомлення.
Очікуваний розходження з ранніми версіями ModelSim:
При використанні замовчуванням
обов'язковими на час завантаження, менше дизайн підрозділи завантажені під час компіляції, так що vcom.log файл буде мати менше "Завантаження" повідомлення.
При використанні замовчуванням
обов'язковими на час завантаження, компілятор не перевіряє, щоб за замовчуванням, якщо
обов'язковим є можливим.Таким чином, повідомлення, такі як такі будуть уже не з'явиться: "** Увага: [1] File1.vhd (532): за замовчуванням немає
обов'язкового компонента 'XYZ'. (Без обличчя назвали 'XYZ' було знайдено.)"
У PSL 1.1 ярлик функція в даний час підтримуються.
Приклад:
- PSL mylabel: стверджують, ніколи (кол> ліміт);
У доповіді PSL 1.1 ключове слово було додано для PSL директив і
з'являється в утвердження журналу або стенограми.
Приклад:
- PSL стверджують ніколи (кол> ліміту) доповідь "Граф за межу".;
Функціональне освітлення здійснюється в ModelSim 6.0 через PSL покриву директиви.А функціональний охоплення GUI доступний в якості одного з продуктів відлагоджувальна вікна, які пропонує браузер і різні інші ДПІ.У fcover інтерфейс командного рядка, є в наявності.Існує одна голова ГП керівництві, обговорює нові можливості.
Початковий джерело код випуску в ... / modeltech / verilog_src / verilog_psl_checkers і ... / modeltech / vhdl_src / vhdl_psl_checkers бібліотек.
У SystemVerilog прямого інтерфейсу програмування (Доі) підтримується в ModelSim 6.0.ModelSim Доі відповідає SystemVerilog 3.1a LRM.Є ряд обмежень у поточному випуску:
Структур і
об'єднань не можуть бути передані в якості аргументів для імпорту або експорту завдання / функції
Розпакувати масиви не можуть бути передані в якості аргументів для експорту завдання / функції
Відкрити масиви не підтримуються
Імпорт / експорт завдання / функції аргументи з параметрізуется типи підтримуються тільки в vopt потік
Якщо Доі завдання / функції знаходяться в розробці, контрольно-пропускний пункт врятувати не підтримується
Якщо Доі завдання / функції знаходяться в розробці, перезапустіть від часу "0" не підтримується
У rs6000 і rs64 платформа не підтримується в 6.0Beta1-реліз
Будь ласка, ознайомтеся з ModelSim 6.0 Посібник користувача для більш докладної інформації про використання Доі на ваш вибір платформи.
Нові SystemVerilog особливості:
Ціле /
І логіка реальних літерали
Логіка цього типу
Реальні і shortreal типів даних
Пустота типів даних
Класи, часткова підтримка
Вид лиття
Array функції запиту
Асоціативні масиви
І спектр методів
Константи
Призначення операторів
Операції по логіці і розрядні типи
Дикі рівності і диких нерівність
робити, а петля
Перейти заяви
always_comb always_latch
І always_ff
недійсним функції
Клас об'єктів, властивості
об'єкта і методи, Constuctors
Це класи
Relaxed порт правил
Час підрозділи
І точність
Інтерфейс modports
Завдання і функції в інтерфейсах
Параметрізуется інтерфейсів
Прямий інтерфейс програмування (див. реліз уваги 50)

 
Toggle Sidebar

Welcome to EDABoard.com

Sponsor

Top