цифровий PLL частоти за допомогою FPGA

[jadedfox]

У конструкції цифровий PLL використанням FPGA, що частота досягнута для роботи?

 

[FvM]

Який PLL ви маєте наміру? Більшість ПЛІС присвятили ФАПЧ для годинника синтезу. Це аналогових ФАПЧ генерації чистою, низький джиттер годинник, до 0,5 або 1 ГГц зазвичай. ADPLL (усі цифрового PLL) є дискретним годинник, відібраних системний годинник, в основному обмежені логікою і реєстрації швидкості і прийнятного джиттера для створеного годинник. Частоти дискретизації до декількох 100 МГц можливо з FPGA сьогодні.

 

[jadedfox]

Я намагаюся реалізувати ADPLL в FPGA .. те, що блокування діапазону може бути досягнуто за рахунок реалізації FPGA

 

[jadedfox]

У конструкції цифровий PLL використанням FPGA, що частота досягнута для роботи?

 

[FvM]

Який PLL ви маєте наміру? Більшість ПЛІС присвятили ФАПЧ для годинника синтезу. Це аналогових ФАПЧ генерації чистою, низький джиттер годинник, до 0,5 або 1 ГГц зазвичай. ADPLL (усі цифрового PLL) є дискретним годинник, відібраних системний годинник, в основному обмежені логікою і реєстрації швидкості і прийнятного джиттера для створеного годинник. Частоти дискретизації до декількох 100 МГц можливо з FPGA сьогодні.

 

[jadedfox]

Я намагаюся реалізувати ADPLL в FPGA .. те, що блокування діапазону може бути досягнуто за рахунок реалізації FPGA