цикл в Verilog

[alangs]

скільки годин, необхідних для циклу нижче ...

завжди @ (posedge CLK) починати
для (індекс = 0; індекс <10; індекс = індекс 1) почала
row1 [індекс] <= # 1 row2 [індекс];
кінець
кінець

При моделюванні я бачу, він приймає тільки години .... чи можливо це?

 

[Guest]

Ітераційні схеми HDL у створенні паралельної логіки, а не послідовні дії.Таким чином, всі ітерації філій призначаються на одному краю годин відповідно, в асинхронному режимі, залежно від навколишніх блоку.