фіксації частоти в пост моделювання синтезу

[nikhilindia85]

привіт guyz.i розробили 32 біт MIPS processor.i синтезували моєї конструкції в каденцію RTL compiler.i визначили годинники періоду 15000picosec в synthesis.i отримав критичну затримку 9000ps і неорганізований 6000ps.so від серйозна затримка мого макс частота є принаймні 100Mhz.but мій дизайн не працює на 100mhz.some вихідний сигнал не в змозі зробити виводить дані на 100mhz.design працює тільки на 10mhz.why це відбувається і як ми можемо покращити CLK частота

 

[sumit_techkgp]

Існує жодним чином і можна поліпшити. Будь ласка, перевірте обмеження застосовуються належним чином чи ні. Тим не менше, якщо і отримати такі проблеми, я думаю, у необхідно трубопроводу DataPath. Також перевірте wheter порти зареєстровані вони чи ні, це дуже важливо, як і у намагаємося синтезувати в трохи вище швидкість!

 

[nikhilindia85]

як трубопровід тха критичних path.actually я знаю концепція piupeline, але я не знаю, як застосувати it.plz кожен може зупинитися на цьому.