формальність перевірки суб-модуль

[loglong]

Привіт,
Коли я використовую формальність для перевірки RTL В. С. Netlist, я сценарії для верхнього, але перевіряй верх роботою багато часу, коли я тільки хочу, щоб перевірити суб-модуля (після ЕКЗ), наприклад, верхній / A / B.
Лі формальності можуть зробити цю роботу легко для моєї проблемою?Яким чином?

loglong

 

[loglong]

Ніхто не допоможе?

 

[sunilbudumuru]

Привіт друже,

Так, ви можете це зробити.

Наприклад Top / / B.та і хочемо, щоб перевірити formaly B від вихідної та здійснення ...Сценарій має бути наступним.

набір ref_top_module "B"
набір impl_top_module "B"
read_db-technology_library $ target_library

create_container Ref
read_verilog (. / Netlist / design_files / <ваш RTL дизайн Files>)

set_top Ref: / робота / $ ref_top_module
current_design Ref: / робота / $ ref_top_module
set_reference_design Ref: / робота / $ ref_top_module

create_container осущ
read_verilog контейнер-здійснення. / icarus_top_gate_converted_pad.vs

set_top осущ: / робота / $ impl_top_module
current_design осущ: / робота / $ impl_top_module
set_implementation_design осущ: / робота / $ impl_top_module
...
....
...
Потрібно згадати "set_top" дизайн як у файла дизайну хочете перевірити.

Сподіваюся, що це вирішить вашу проблему.

Привіт,
Суніл Budumuru

 

[loglong]

Привіт, Суніл:

Я думаю, у вас є якесь непорозуміння з даного питання.

Я маю на увазі я хочу прочитати повну дизайну, на якому сканування і JTAG ..конфігурації засновані, тому що сценарій готовий до повного після дизайн макету.

Але після ЕКЗ, я тільки догляд малого подмодуля послідовності, так що я тільки хочу, щоб перевірити цю суб-модуль у зв'язку з повною перевірки проектів вимагає часу.

Так я можу перевірити тільки суб-модуль, коли я прочитав повну-дизайну?

До речі, я спробував ваш метод, він не може працювати, коли я ставив сканування і інші конфігурації.
І я намагався використовувати сценарії для розбору подмодуля ДФФ і використання [перевірити designID1 designID2], щоб перевірити, але час є занадто повільним, оскільки ця команда буде виконуватися в одній справі і ефективність вниз.

 

[littlebu]

Привіт, loglong

Якщо ви хочете порівняти подмодуле, ви можете просто встановити кореневого модуля sub_name, навіть прочитати повну дизайн.

й інший метод, який я думаю, що ви можете спробувати встановити чорний ящик для іншої частини.

це правильно я розумію?

Привіт

 

[loglong]

Привіт, littlebu:

Дякую, але як я вже згадував, я б set_top для sub_name, але я не можу використовувати конфігурацію, набір для SE і т.д. більше, наприклад, I [Top set_top / A / B], це вірно, але [set_constant-R Тип порту : / робота / вгору / SE 0] буде повідомила про помилку з-за не можете знайти цей порт тому set_top для sub_name.Такі сценарії не можете повторно використовувати будь-яке інше.

Я постараюся чорний ящик, спасибо еще раз.Додано через 7 хвилин:Будь ласка, зосередити увагу на питанні:

Я хочу читати і налаштування повного дизайн (це не споживають багато часу), але я тільки хочу, щоб перевірити невелику суб-модуль замість всієї конструкції, щоб заощадити час.Додано через 1 годину 51 хвилин:Я вважаю це просто, коли [set_top TOP] і [set_reference B] [set_implementation B] буде вирішити мою проблему, але я повинен додати set_user_match щоб відповідати RTL годинник і дерева макет години вручну.

 

[sunilbudumuru]

Привіт loglong,

Ви можете встановити постійне значення для внутрішнього сигналу.

"set_constant типу чистої Ref: / стільниці / A / B / SE 0"

Як сканувати дозволити, будуть направлятися на всі модулі, можна отримати у дозволяють сканувати сигнал і сил постійною величиною на нього у внутрішні модулі.

І ви хочете просто зосередитися на логіці конус, на якій ви ECOed для формальної перевірки, будь ласка, дотримуйтесь документ, який підходить до вашої проблеми.
Вибачте, але Ви повинні увійти для перегляду цієї прихильності