стримуючими Кілька годинник дизайн

[no_mad]

Привіт всім,

Я використовую Mentor графічні інструменти для узагальнення моєї конструкції (Леонардо спектром: ASIC і Precision RTL: FPGA).

Проблема Я не дуже впевнений про обмежувальних кілька дизайну годин.Кто-то прохання поділитися зі мною деякими TCL скриптів (LeoSpec & Precision) про обмежувальних кількома годинами дизайн.Це буде гарним довідником для мене і для інших людей.

Принаймні, посібник з цього питання.
Будь-які пропозиції і / або рекомендації мають велике значення і високо оцінили.

Спасибо заранее,
no_mad

 

[r63511]

точкою для початку:
створити годинник для кожного домену, встановити Multi-цикл або помилковий шлях для крос-доменних сигнали, але ви повинні бути дуже обережними, що ці помилкові шляху не буде приховувати можливих порушень.

 

[zyphor]

PLS знайти це питання в керівництві час прем'єр