різниця між функціональним та ворота рівня verificatio

S

steven852

Guest
Ще одне запитання сьогодні:

Для функціональної перевірки, ми використовуємо випробувальний стенд для перевірки функції дійсним чи ні.Після пройти функціональну перевірку, ми хотіли б йти вперед з синтезом і P і R і т.д. На даний момент, синтез може перевірити терміни, площі, потужності і т.д. Але як ми можемо перевірити функцію біля воріт рівні?

Спасибі

 
Синтез можу забезпечити функціональність, дизайн transfeered від високого рівня RTL з низьким рівнем специфікацій воріт.
Також для асинхронний терміни воріт оцім не потрібно.

 
Функціональні тести перевірки функціональності дизайну на рівні RTL.Ті ж тести, які пишуться для Ф. на RTL повинні бути запущені на ворота рівні списку з'єднань, яка виходить після запуску синтезу.Це називається Гейт рівня симуляції.

Ці випробування, які пройшли на RTL передбачається передати Netlist теж.Якби не це означає, що є деякі відмінності від RTL наявності списку з'єднань (наприклад, доступних списку з'єднань, що не має призначені функціональні можливості RTL).Це необхідно подбати.

 
steven852 пише:

Ще одне питання сьогодні:Для функціональної перевірки, ми використовуємо випробувальний стенд для перевірки функції дійсним чи ні.
Після пройти функціональну перевірку, ми хотіли б йти вперед з синтезом і P і R і т.д. На даний момент, синтез може перевірити терміни, площі, потужності і т.д. Але як ми можемо перевірити функцію біля воріт рівні?Спасибі
 
Чи може тіло скажіть мені, що ті речі, слід зазначити, якщо хочете використовувати той же випробувальний стенд для RTL, а також рівень моделювання воріт.

тобто в нас буде затримка затримки входів і виходів, які повинні застосовуватися для воріт моделювання рівні ... як би ви застосувати ці параметри в з'їв рівні моделювання??

Хотів би почути commments!

З повагою,
dcreddy

 
Хто-небудь може сказати, як gatelevel процес моделювання відбувається?відповіді на всі питання дуже загальний характер.Чи можна сказати, що SDF файл списку з'єднань для конкретної технології підключений до нього і той же випробувальний стенд запускається?

це правильний шлях для запуску рівня моделювання ворота?

 
використовувати Verplex зробити RTL і прирівняних до воріт перевірити те, якщо ідентичні, то вони повинні працювати.

 
@ Sree205
Я думаю, що синтез інструменти створення SDF (ззаду) анотована Verilog Netlist (який має всі технології конкретну інформацію терміни).Ви можете використовувати цю списку з'єднань замість RTL на випробувальний стенд і запустити всі тести, розроблені для RTL.Ці симуляції називають воротами на рівні симов (і всі вони повинні пройти за умови наявності не проблема).

@ Love2read
Ви можете використовувати Synopsys формальність, а також для перевірки equivalancy ...

 
У той же стенд буде використовуватися для перевірки рівня воріт netllist
тобто покласти рівня Netlist воріт і тієї ж стенді використовувалися раніше для коду RTL

 
Невін Reddy пише:

У той же стенд буде використовуватися для перевірки рівня воріт netllist

тобто покласти Netlist воріт рівні і той же стенд використовувався раніше в код RTL
 
У загальному випадку (Це залежить від корпоративних вибір), ми повинні пройти функціональні перевірки на RTL, щоб перевірити ворота Netlist ми робити з еквівалентності перевірки RTL2gate, з кількох причин, головною є те, що ворота моделювання потрібно більше обчислювальних ресурсів, отже, більше часу.

Але ворота моделювання, як і раніше потрібні в деяких випадках, наприклад:

- Для моделювання ATPG моделей (TDLs).
- Для перевірки функціонування основних особливостей схеми, які дозволяють АТС випробувань (JTAG ,...)

 
Якщо ви використовуєте еквівалентності чековий (RTL2Gates) і ваш STA є чистим і ваша конструкція повністю синхронними, то ви можете пропустити GL моделювання.
Але це дасть вам відчуття тепла, що ваш дизайн робить те, що йому слід робити.Тому я хотів би запропонувати, принаймні, запустити найпростіший тест в Netlist теж.

АЛЕ що ваш STA сценаріїв деякі помилки.Тоді GL моделювання, швидше за все, виявити їх.

Так він може бути використаний у якості перехресної перевірки для STA або навіть Ф.

Якщо у вас є ресурси, доступні тільки зробити!!

ура

 
1.Якщо ми використовуємо SDF файл, який генерується після синтезу для розрахунку рівня воріт, не дасть фактичної прострочення, але з використанням SDF файл, який генерується за місце і маршрут дає фактичні затримки конструкції (ворота затримка чистий затримки).

--- Піддано потоку FPGA ... Я не знаю, близько ASIC ..це ж ???.... будь ласка, поправте мене, якщо їм неправильно .....2.STA синтез питання .. тому ми STA в процесі синтезу ??????Не після цього?
------ Я думаю, в процесі синтезу тільки не за що ..3.STA приходить в передній кінець або Back-кінець?---
----- Переднього плану, а не фонових ..

Прокоментуйте, будь ласка .....

 
Ви можете перевірити функцію Stimuls ж, як RTL моделювання, або ви можете використовувати hspice / зірки simxt підтвердіть своє право функціонувати в транзисторних Netlist рівні.

 
Цитата:

1.
Якщо ми використовуємо SDF файл, який генерується після синтезу для розрахунку рівня воріт, не дасть фактичної прострочення, але з використанням SDF файл, який генерується за місце і маршрут дає фактичні затримки конструкції (ворота затримка чистий затримки).--- Піддано потоку FPGA ... Я не знаю, близько ASIC ..
це ж ???.... будь ласка, поправте мене, якщо їм неправильно .....2.
STA синтез питання .. тому ми STA в процесі синтезу ??????
Не після цього?

------ Я думаю, в процесі синтезу тільки не за що ..
 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top