про труднощі, і атрибути (Xilinx)

[WASP]

<img src="http://www.edaboard.com/images/smiles/icon_question.gif" alt="Питання" border="0" />Як можна отримати набір затримка сигналу на виході FPGA?
В рамках проекту з Spartan.Я використовую ISE4.1 Synplify (VHDL).
Або, як можна використовувати атрибут "Х" у VHDL?Чи є такі обмеження, які забороняють видалення логікою на етапі карта?

 

[samuel_john]

WASP писав:

<img src="http://www.edaboard.com/images/smiles/icon_question.gif" alt="Питання" border="0" />
Як можна отримати набір затримка сигналу на виході FPGA?

В рамках проекту з Spartan.
Я використовую ISE4.1 Synplify (VHDL).

Або, як можна використовувати атрибут "Х" у VHDL?
Чи є такі обмеження, які забороняють видалення логікою на етапі карта?