присвоїти значення для виведення

[appu1985]

У мене цей код я просто хочу вихід PIM бути будь-яким цілим числом після 100s що повинно бути зроблено .. Значення т повинно assinged для PIM, який відображається на сигнал незалежно від входу [код] модуль хвилі (режим, р, х, CLK, PIM), вхід [1:0] режимі, введення [3:0] р, введення [7:0] х, вхід CLK, вихід [3:0] PIM, провід [3:0] т; початковий почати т = 4'b0110, кінець призначати PIM = т; endmodule [/ код] насправді PIM Слід assigne значення т .. PLS CHK це я виправити

 

[echo47]

Привіт, Verilog не дозволяє ініціалізації провід (т) із значенням (4'b0110). Може бути, ви мали на увазі т буде реєструватися? Я не розумію слова "будь-яке ціле число після 100s".

 

[appu1985]

добре, якщо і роблять це регістр, і я хочу, що значення регістра знаходиться в PIM із затримкою в 100, що робить код виглядати,

 

[echo47]

Які одиниці на "100"? Раніше ви згадали "100s", так що ви маєте на увазі "100 секунд", або щось ще? Ваші затримки до PIM опису не ясно для мене. Ви намагаєтеся побудувати 100 Друга лінія затримки? Це може знадобитися величезний обсяг пам'яті, залежно від тактової частоти. Або ви просто хочете чекати 100 секунд після запуску FPGA, а потім написати одне значення в PIM? Це був би простий лічильник, залежно від тактової частоти.