потрібний простий вихідний код

[farrokhiyan]

Привіт всім,
Я новачок у VHDL.Мені потрібен простий вихідний код для цифровий інтегратор в VHDL який synthesizable на FPGA.Ви можете мені допомогти?

tnx.

 

[FvM]

Код:

бібліотека IEEE;

Використання ieee.std_logic_1164.all;

Використання ieee.numeric_std.all;організація є signed_integ

непатентована

(

DATA_WIDTH: природні: = 8

);

порт

(

CLK: в std_logic;

скидання: у std_logic;

A: в підписаних ((DATA_WIDTH-1) downto 0);

Результат: підписана буфера ((DATA_WIDTH-1) downto 0)

);

метою організації;Архітектура RTL в signed_integ є

починати

процес (CLK, скидання)

починати

якщо скинути ='1 ', а потім

результат <= (інші =>'0 ');

elsif rising_edge (CLK), а потім

результат <= результат A;

End If;

закінчення процесу;

кінець RTL;