T
tariq786
Guest
Я отримую помилку на цій посаді синтезу verilog моделювання основних AES.Дизайн компілятор синтезований дизайн коректно без будь-яких помилок у період обмежень 5ns (200 МГц).
Коли я побіг посаду синтезу verilog моделювання, навіть у період 20ns (4 * 5 нс), я, як і раніше, отримувати отримати таке повідомлення про помилку, із-за якого на виході буде xxxxxxxxxxxxxxxxxxxxxxx.Помилка: tsmc18t.v (6551): $ проводити (posedge CK
І І І (прапор == 1): 30 нс, negedge D: 30 нс, 500 к.с.);
# Час: 30 нс итерация: 2 інстанції: / test/u0/u0/r0 / \ out_reg [31]Зауважимо, що при збільшенні періоду 30ns (тобто з коефіцієнтом від 6),
то помилка іде.Але я питання, чому є збільшення частоти на коефіцієнт 6.Це змушує мене думати, що дизайн компілятор явно недооцінює CLK періоді?
Чи можуть деякі тіла допомогти, будь ласка, так, що я можу запустити пост синтезу verilog моделювання близька до частоті 200 МГц (тобто 5ns) повідомили розробки компіляторів.
Я також перевіряються з PrimeTime, і він також не мав проблем з періодом обмеження 5ns.
Велике спасибі заздалегідь
Коли я побіг посаду синтезу verilog моделювання, навіть у період 20ns (4 * 5 нс), я, як і раніше, отримувати отримати таке повідомлення про помилку, із-за якого на виході буде xxxxxxxxxxxxxxxxxxxxxxx.Помилка: tsmc18t.v (6551): $ проводити (posedge CK
І І І (прапор == 1): 30 нс, negedge D: 30 нс, 500 к.с.);
# Час: 30 нс итерация: 2 інстанції: / test/u0/u0/r0 / \ out_reg [31]Зауважимо, що при збільшенні періоду 30ns (тобто з коефіцієнтом від 6),
то помилка іде.Але я питання, чому є збільшення частоти на коефіцієнт 6.Це змушує мене думати, що дизайн компілятор явно недооцінює CLK періоді?
Чи можуть деякі тіла допомогти, будь ласка, так, що я можу запустити пост синтезу verilog моделювання близька до частоті 200 МГц (тобто 5ns) повідомили розробки компіляторів.
Я також перевіряються з PrimeTime, і він також не мав проблем з періодом обмеження 5ns.
Велике спасибі заздалегідь