X
xiongdh
Guest
////////////////////////////////////////////////// /////
СТИЛЬ 1:
рег reg_temp1, reg_temp2;
початковий
починати
reg_temp1 <= 1'b0;
reg_temp2 <= 1'b0;
кінець
завжди @ (posedge годин)
reg_temp1 <=! reg_temp1;
завжди @ (posedge години
І reg_temp1)
reg_temp2 <=! reg_temp2;
////////////////////////////////////////////////// / / / /////////////////////////////////////////////////// /////
style2:
рег reg_temp1, reg_temp2;
початковий
починати
reg_temp1 <= 1'b0;
reg_temp2 <= 1'b0;
кінець
завжди @ (posedge годин)
reg_temp1 <=! reg_temp1;
завжди @ (posedge годин)
якщо (reg_temp1)
reg_temp2 <=! reg_temp2;
////////////////////////////////////////////////// / / / /
з інструментом моделювання verilog-XL
моделювання результату це не те ж саме.зі стилем 1.the хвиля два сигналу то же самое.зі стилем 2 reg_temp1 'з частотою два рази на reg_temp2.
Чому це сталося ????????????
СТИЛЬ 1:
рег reg_temp1, reg_temp2;
початковий
починати
reg_temp1 <= 1'b0;
reg_temp2 <= 1'b0;
кінець
завжди @ (posedge годин)
reg_temp1 <=! reg_temp1;
завжди @ (posedge години
І reg_temp1)
reg_temp2 <=! reg_temp2;
////////////////////////////////////////////////// / / / /////////////////////////////////////////////////// /////
style2:
рег reg_temp1, reg_temp2;
початковий
починати
reg_temp1 <= 1'b0;
reg_temp2 <= 1'b0;
кінець
завжди @ (posedge годин)
reg_temp1 <=! reg_temp1;
завжди @ (posedge годин)
якщо (reg_temp1)
reg_temp2 <=! reg_temp2;
////////////////////////////////////////////////// / / / /
з інструментом моделювання verilog-XL
моделювання результату це не те ж саме.зі стилем 1.the хвиля два сигналу то же самое.зі стилем 2 reg_temp1 'з частотою два рази на reg_temp2.
Чому це сталося ????????????