подробиці wireload моделей

[pandit_vlsi]

привіт всім.
Plz дати мені подробиці wireload models.ie

1.what ці моделі?
2.why вони використовуються?
3.Когда вони використовуються?.
4.give приклад: у wireload моделі?
Plz забезпечити somelinks цих ....
Пандіт ....

 

[zhustudio]

1.Wireload модель використовується для моделювання затримки проводи й ємності в стадії синтезу.
2.Тому що в стадії синтезу, дріт затримки не зараховується в дорогу зволікань.Оскільки технологія довжина скорочуватися, провід затримка дає більш важливу роль в путь затримкою, рівною або більшою, ніж стільникові затримки 130нм на 90-нм.
Так що ми повинні оцінити дроту затримки на ранніх стадіях проектування (синтезу).

3.Для субмікро дизайн, 180nm і нижче.Для більш великих технології довжини, ви можете по-обмеження години дати деякий запас, щоб провід затримки бекенда P і Р.

4.Ви можете побачити wireload модель свободи файл з будь-якого сінтеза бібліотеки.Такий як
wire_load ("smic18_wl10") (
опір: 8.5e-8;
ємність: 1.5e-4;
площа: 0,7;
схилу: 66,667;
fanout_length (1,66.667);
)
Або ви можете використовувати команду report_lib dc_shell

 

[utmseng]

Просто хочу додати щось на питання № 4.У форматі Бібліотека, крім розгалуження довжиною, я думаю, що DC буде фактично використовуючи fanout_capacitance і fanout_resistance для розрахунку чистої затримкою.(RC затримки).

Ці дані можуть бути отримані шляхом оцінки фізичного компілятор