перетворити в ціле std_logic

[rakesh_aadhimoolam]

привіт люди в мене є невеликий сумніви про те, як саме писати пакета для перетворення std_logic в ціле або навпаки. заранее спасибо

 

[Ahmed Ragab]

Постарайтеся знайти сайт більш http://www.edaboard.com/viewtopic.php?p=630838 # 630838 і те ж питання було задано тут

 

[aji_vlsi]

[Цитата = rakesh_aadhimoolam] привіт люди в мене є невеликий сумніви про те, як саме писати пакета для перетворення std_logic в ціле або навпаки. Спасибо заранее [/quote] Я рекомендую вам поглянути на VHDL FAQ @ http://www.vhdl.org/comp.lang.vhdl швидку відповідь полягає у використанні: використання ieee.numeric_std . все, а потім за допомогою функції: to_integer to_unsgined HTH Ajeetha, CVC www.noveldv.com Нова книга: прагматичний підхід до VMM Затвердження 2006 ISBN 0-9705394-9-5 HTTP: / / www.systemverilog.us/

 

[amit_8561]

використання conv_std_logic_vector (ціле (ім'я), Число біт для стандартного вектор логіки необхідності); для перетворення в ціле використання негайно conv_integer (STD вектор логіки (ім'я)); будь-яких додаткових бібліотек необхідних для цього

 

[aji_vlsi]

[Цитата = amit_8561] використовувати conv_std_logic_vector (ціле (ім'я), Число біт для стандартного вектор логіки необхідності); для перетворення в ціле використання негайно conv_integer (STD логіки вектор (ім'я)); будь-яких додаткових бібліотек необхідних для цього [/quote] Використання функцій conv_ * не рекомендується, оскільки вони не * IEEE * стандартних функцій і різні виробники / було різних тлумачень цих функцій. Читайте VHDL FAQ докладніше про це. http://www.vhdl.org/comp.lang.vhdl З повагою, Ajeetha, CVC www.noveldv.com Нова книга: прагматичний підхід до VMM Затвердження 2006 ISBN 0-9705394-9-5 год ** P: / / www.systemverilog.us/