S
senthilnathan.rajesh
Guest
Я написав шифрування AES й алгоритму шифрування (128-бітний блок і основні розміри) в VHDL.Я здійснення даного дизайну в Xilinx Spartan 3E FPGA з ISE 8.1i.Його приймають більше, ніж за годину до синтезувати.Я не знаю, що вона займає стільки часу.
Можна синтезу час покращилася ....як ... Есть ли какие-либо обобщения на цю я встановити ...
Чи може хто-небудь допомогти?
Спасибо заранее.
Можна синтезу час покращилася ....як ... Есть ли какие-либо обобщения на цю я встановити ...
Чи може хто-небудь допомогти?
Спасибо заранее.