модуля сумнівів оператор

[Vinodkumar]

Привіт, друзі є абсолютна оператор, X модулю У synthsizable, я вважаю, це не те, де X і Y є цілими числами, то, як отримати синтезованого HW для модуля оператора.byeee

 

[Guest]

ПривітТак синтезованого.

<img src="http://www.edaboard.com/images/smiles/icon_idea.gif" alt="Ідеї" border="0" />

 

[ship_baba]

для цілих і std_logic_vector робота, по-справжньому НЕ OK

 

[Vinodkumar]

Привет я написав код:Бібліотеки IEEE;
використання IEEE.std_logic_1164.all;
використання IEEE.STD_LOGIC_ARITH.ALL;
використання IEEE.STD_LOGIC_UNSIGNED.ALL;
використання ieee.std_logic_unsigned.all;---- Розкоментувати наступну Декларацію бібліотеці, якщо екземпляр
---- Будь-який Xilinx примітиви в цьому кодексі.
- Бібліотека UNISIM;
- Використання UNISIM.VComponents.all;

особа є модуль
порт (A, B: в цілочисельних;
C: з цілого
);
кінець модуля;

Поведінкові архітектура з модуля є

починати

C <= B моделювання;Поведінкові кінця;

помилки я отримав це:ПОМИЛКА: XST: 1763 - "D: / модуль / модуль / mod.vhd" Рядок 42: Оператор <MODULUS> повинні мати постійний операнда по модулю.
->

 

[avimit]

Привіт,
Ваша помилка означає, що ви не можете мати "B", як змінна, а B не може бути нічим іншим, ніж сила 2.Якщо ви

C <= 2 або мод
C <= Режим 2 ^ n
Kr,
Аві
http://www.vlsiip.com

 

[Vinodkumar]

Привіт На самом деле я хочу зробити мод 100, 1000, як моделювання tht.byee