моделювання транзистора рівня надійності

B

bastos4321

Guest
Мені потрібно, щоб зробити деякі MOS моделювання транзистора рівня надійності. У кого-небудь є інформація про цей вид симуляцій. Спасибі. Бастос
 
Використання PSPICE в Simulink MOS рівні. Є 3 рівня SPICE. Ви можете перевірити точність кожного рівня.
 
Ні, проблема не той. Я хочу, щоб імітувати старіння кожного транзистора, через гарячу ефект електронів і негативних температур нестабільності зсуву. Ці ефекти приводять до зрушення в VT МОП і причини асиметрії в його функціонуванні IV. Це викликає проблеми в 90-нм і нижче технологій. пристроїв. Бастос
 
Я думаю, Є деякі нові інструменти поставки цього виду моделювання. Для регулярних моделювання є лише рішення. 1. Обмеження до smasll ланцюга або невеликий фокус на деяких Апрт схеми. 2. Моделювання регулярних повний цикл операційної 3. Процес напруг і струмів в пристроях, хоча моделі старіння 4. Відрегулюйте індивідуальний процес / моделі параметр старіння значення. Інший шлях 1. Зробити навколо кожного старіння чутливе пристрій подсхеми 2. Зробити поводження, зміст яких старіння критичних значень терміналу 3. Розрахувати старіння під час роботи в моделюванні поведінки 4. Feed розрахунку старіння в еквівалентні джерела
 
Тільки один тренажер, який має цих особливостей є Hsim5plus. Бастос
 
Бастос, я думаю, що ULTRASIM Cadence також імітує, що.
 
Як побудована модель старіння? Бастос
 
Наскільки я знаю, існують деякі рівняння, розповідає про ефект старіння на Vt & I (СБ). Але я не знаю, якщо модель для цього є.
 
[Цитата = hoangthanhtung] Використання PSPICE в Simulink MOS рівні. Є 3 рівня SPICE. Ви можете перевірити точність кожного рівня. [/Quote]
 
Привіт Бастос, нова версія Eldo також імітує старіння. Однак, це до вас, щоб охарактеризувати модель. Детальніше про це трохи пізніше. (Я повинен йти)
 
Я пам'ятаю Берклі були якісь папери на такий тренажер. Від'їзд групи Chemming Ху Цзіньтао в Берклі UC. Ідея зробити старіння симов (деградації МОП символ) і подивитися, якщо я зміни більш ніж на 10% у кожному з більш 7yr/15 рік
 
Це незвичайна справа. Під час "процес кваліфікації" ФАБ буде здійснювати довгострокове тестування надійності транзисторів. Ці прискорюються за допомогою набагато вище Vdd і температурах, ніж транзистор ніколи не побачить. Для гарячих носіїв, моделювання цього буде потрібно 3D симулятор і дуже точні Detials легування профілів під Spacer LDD кожного транзистора. Це також вимагає детального знання захоплення електронів поведінка подзатворного оксиду - те, що б бути специфічними для виробництва. FAB, як правило, право процесу, коли HCI підкресливши, не погіршує грам пристрою більш ніж на 10% більше 10 років. Так що якщо вам потрібно імітувати, що відбувається з транзистора після 10 років використання, деградації можна вважати 10%. Це тільки для HCI - інші механізми деградації існує. Тестування цих механізмів знаходяться під контролем ЦОД (або щось) стандартів, тому документація повинна бути де-небудь.
 
Я думаю, що тобі краще запитати вашого процесу інтерфейс, якщо у них є модель для престарілих транзисторів. Ви можете, ймовірно, доведеться зробити це самостійно на основі повільних моделі справі або так, щоб включити ефекти старіння. До речі, які ефекти hsim5 + включити в свій моделювання?
 
Спасибі за інформацію. Я намагаюся отримати деяку інформацію від Fab. У hsim5 + є модель HCI і NbTi. Бастос
 
є інструмент під назвою "btabert", який може імітувати надійності semiconducotor.you також потрібен ще один інструмент, який називається "realsim Pro" для точного деякі параметри, необхідні для "btabert".
 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top