ми можемо використовувати в якості chipscope replaement для логічного аналізатора

S

s3034585

Guest
Привіт, хлопці
У мене є PCI ядро і якась логіка реалізації в моїй FPGA.є якась пам'ять overwritting проблеми, тому я хочу, щоб налагодити її.сміття значення пишеться за певною адресою.Я не знаю, звідки він іде.коли я протестувати його в моделюванні його dosnt показати будь-який сміття значення пишеться.дає точний результат відповідно до логіки.так що я намагаюся для налагодження цієї проблеми.
Я не маю логічного аналізатора.Так я можу використовувати chipscope за це.Якщо так, то як я можу його використовувати.Будь ласка, дайте мені знати.Спасибі
тама

 
так!
Ви можете використовувати ChipScope Для Вашого дизайну, але Chipscope необхідність блок пам'яті в Xilinx FPGA для зберігання даних, ви можете встановити тригер в FPGA з chipscope

натисніть на це посилання
http://www.xilinx.com/ise/optional_prod/cspro.htm

 
chipscope це програмне забезпечення від Xilinx, і ви повинні мати логічні аналізатори для підключення.Ви не можете Chipscope Тільки для ваших цілей

 
ikru26,

Я не думаю, ваші коментарі правильно.

Chipscope-то ніби як логічний аналізатор.Найбільш незручним те, що ви повинні перекомпілювати ваш дизайн, а іноді вона порушує терміни.Крім цього, chipscope поведінку як логічний аналізатор.Ви насправді не потрібна логіка analyer, щоб побачити результат chipscope.Він відображає сигнал в комп'ютер.

 
ikru26 пише:

chipscope це програмне забезпечення від Xilinx, і ви повинні мати логічні аналізатори для підключення.
Ви не можете Chipscope Тільки для ваших цілей
 
Однак я думаю, що на курок умовах обмежені в chipscope.а також захоплення годинник повинні бути внутрішній годинник FPGA.так колись не вимірюються точно і вірно, в порівнянні з логікою analyer.

Крім того, BRAM другий обмежуючим фактором.

 
Так, захоплення Годинник також проблема, але я думаю, ви можете одержати високошвидкісний годинник з PLL в FPGA, наприклад, якщо ваша система працює на 50MHz, ви можете використовувати 100MHz або більш високих тактових з PLL використання в якості захоплення годин.

 
heloo
Do U ВГА PCI код у verilo / VHDL ..
пошта може у нього до мене на swappy.best (на) gmail.com.
або що-небудь річ, яку ви ВГА, пов'язаних з PCI міст ....
її мій Акадамік проекту

 
У мене виникли проблеми з chipscope.I не можу бачити сигнали деякі (що мені потрібно для аналізу), хоча вся програма synthesied.(Наприклад, коли я йду на зміни з'єднує частини, я не можу знайти якісь сигнали в цьому полі, де ми повинні slect для ініціювання мети.). Може хто-небудь сказати мені, чому .. і як я можу вирішити цю проблему.

 
Просто змініть Тримайте ієрархії варіант у XST властивості так "чи" м'які, і ви побачите ваші сигнали.

 

Welcome to EDABoard.com

Sponsor

Back
Top