засувки виведення

[abhineet22]

привіт
що засувки виводу./ Попередження # 1 - невірно форумі.(Клуг) /

 

[Guest]

Це процес, в якому синтезатор висновок latech з HDL вихідним кодом, який іноді не відповідає дійсності, і ви повинні перевірити ваш HDL коду.

 

[mic_huhu]

есть по крайней мере один шлях, через який, останній результат може бути невизначеним в комбінаційної схеми

 

[yygetit]

на іспиті, після процесу засувки виводу.
===============================
процесу (а, SEL)
починати
якщо Сель = '1 ', то
у <=;
кінець, якщо; - ні інший оператор посилається засувки!
закінчення процесу;
==================
якщо ви хочете, щоб дизайн комбінаційну СКТ, то ви повинні описати всі випадки ресурсів.
У VHDL, а не опису випадку розглядається як провести держави, отже, результати синтезу засувку, щоб зберегти стан.

 

[Guest]

Привіт

VHDL походить від ADA що дуже строгий мова без будь-якого місця для
невизначеності.

Так що якщо ви не вказати деякі умови для сигналу синтезатора припускає останній стан сигналу не якийсь значення за замовчуванням.

Буль рівняння для простої D-засувка є:

Q = (D і LE) | (Q і D) | (Q і! LE)

Q (LE == 0) = Q і D | Q = Q
Q (LE == 1) = D | Q і D = D

Коли LE сигнал йде від 1 до 0 D-засувка тримає Остання стан Q.

Якщо ви тримаєте останнє значення сигналу Q для деяких комбінацій вхідних сигналів у вас є паразита (небажаних) засувки intstead комбінаційної логіки без зворотного зв'язку.

 

[Guest]

Якщо ви не створюєте екземпляр заскочки з інструмент для створення бібліотеки технології, ви повинні кодувати його для інструменту сенсі ви збираєтеся засувки пам'яті.У багатьох випадках ви просто хочете зробити висновок засувки, а не використовувати його безпосередньо з підтримуваних пристроїв бібліотеки, тому що технології будуть залишатися незалежними.