заряду насос PLL посаду моделювання

[asdfjkl99]

Я розробив CPPLL з Смик 018um року ouput в тому, 480MHz.Я використав кільцевої осцилятори на VCO.Коли після макет моделювання на VCO, я виявив, що результат дуже різні з результатом попереднього макета моделювання.наприклад, при вході в ВТС є 1.3v, вихідний частоти 300M у пост-SIM, а 500M до-SIM.Хіба це добре?

 

[butterfish]

Якщо ви не estiamte / додати paracitical RC ході попереднього макета моделювання,
Звичайно ви отримали високі частоти, ніж після моделювання.

 

[asdfjkl99]

Дякуємо вам за вашу відповідь.Але різниця занадто велика.затримку часу на затримку клітин з VCO змінюється від 2ns для 3.3ns.

 

[armixic]

Зазвичай кільце налаштування VCO отримати дуже високий, що означає, що вона чутлива до будь-яких коливання вздовж лінії контролю та GMcell GM зміни.Крім того, макет паразитарних безумовно може призвести до 20% VCO центру частота зміни.

 

[asdfjkl99]

Дякую вам за вашу допомогу.Але я знайшов Kvco також змінено з 740 на 330, які викликають контроль напруги на VCO змінити багато чого.чи слід змінити Kvco більше?Спасибо.

 

[kittykat4]

це цікава дискусія ..Дякуємо за відправку

<img src="images/smiles/icon_smile.gif" alt="Посмішка" border="0" />
моделювання гарантія життя

 

[strennor]

привіт,

Ви затримка на комірки 2ns?Ви хочете 500MHz?Ви можете покласти ваші схематичне тут?