запит щодо встановлення режиму в той час як interfaceing з випускного вечора ...

K

kil

Guest
привіт, я PROM взаємодії з спартанський 3E FPGA в підлеглому послідовному режимі M [2:0] -> 1:01:01 режимі є мені необхідно надати CLK серійних (xcf02s) PROM для CCLK ПЛІС спартанський 3e контактний, але моя Даут, чи є цей серійний З внутрішньо генерує годин, необхідне для приведення dataout променаду з даними на FPGA або ми повинні зовні генерувати годинник osillator формі. стосується кил
 
Шановні Кіль, якщо ви використовуєте Xilinx XCFxxP серії платформи Flash то ці PROM має внутрішній генератор CLK для використання в раб послідовному режимі. Plz пройти через "ug161.pdf на повному керівництві з експлуатації само доступні на веб-сайті Xilinx. Sachin
 

Welcome to EDABoard.com

Sponsor

Back
Top