задачі про швидкості (FPGA дизайн)

B

bjzhangwn

Guest
Я розробити інтерфейс з Xilinx xc2v1000-4fg256, але максимальна частота є лише 130MHz, система requre 150MHz.What я можу зробити, я не змінити терміни перешкодою, тому що я не знаю, я хочу знати якщо xc2v100-4 можна отримати високу швидкість?

 
У XC2V1000-4 здатний clocking-то около 500 МГц, при розробці * * дуже ретельно.

Перевірте ваш доповідь терміни знайти свою швидкість вузьким.Найбільш розповсюдженою причиною є занадто логіки між фліп-flops.Ви, напевно, потрібно трубопроводу ваш дизайн більш ретельно.

Читати обмежень керівництво, щоб дізнатися, як застосувати тимчасові обмеження.Деякі з його в оману,
тому уважно прочитайте!

 
Частота в siplify
файл_журнала тепер може досягати 150м, але коли я і маршрут ISE вихід з помилкою "Компонент затримка перевищує обмежень", чому полягає проблема?

 
Ви використовували годинник DLL?Це могло б прискорити багато.

Крім того, якщо ви запустіть синтезу із зазначенням цільових frequenty до 150MHz, спробуйте запустити його з зазначенням високої частоти.

 
Для забезпечення максимальної продуктивності
зробити дизайн синхронно і глибокої трубопроводу.
Застосування обмежень, усунути помилкові і многорежімний шлях.

 
Спробуйте використовувати засоби синтезу, як synplify.Вони, як правило, дають кращі результати, ніж Xilinx ISE

 
Tkanks, Мій дизайн синхронно, але я не знаю, як трубопровід в моїй конструкції, я також плутати з обмеженням строків, Может кто-то поможет мне?
Що перешкодою я хотів би додати, коли розробка проекту highseed, що я повинен дбати про, якщо я хочу отримати високу швидкість і високу pefermance!

 
bjzhangwn писав:

Tkanks, Мій дизайн синхронно, але я не знаю, як трубопровід в моїй конструкції, я також плутати з обмеженням строків, Может кто-то поможет мне?

Що перешкодою я хотів би додати, коли розробка проекту highseed, що я повинен дбати про, якщо я хочу отримати високу швидкість і високу pefermance!
 
Використання synplify для systhesis і використовувати його для оптимізації області і покласти зусиль високого рівня.швидкість дозволить поліпшити

 
в systhesis інструмент я використовую це synplify, якщо вважати, synplify автоматично (pipelined та оптимізації), якщо мені потрібно додати у файл перешкодою, коли я systhesis!

 
bjzhangwn писав:

в systhesis інструмент я використовую це synplify, якщо вважати, synplify автоматично (pipelined та оптимізації), якщо мені потрібно додати у файл перешкодою, коли я systhesis!
 
Але якщо я використовую обмежень швидкості буде сповільнюватися!

 
Ви вперше побачити найгірших шляху або критичного шляху.потім за допомогою обмежень для constarain критичного шляху.Ви можете вставити manyally трубопроводу клямки в crtical шлях і шлях розділити на дві або більше, це, безумовно,
розв'язати ваші проблеми

 
Труднощі розповісти маршрутизатора до намагатися задовольнити ваші терміни, але це не гарантує успіху.Використання більш компілятор може підвищити швидкість, але, як правило, не різко.

Дізнайтеся, як можна розділити ваш дизайн на більш дрібні етапи простіше трубопроводу.Якщо ви робите це правильно, ви повинні побачити більшу швидкість вдосконалення.

Однак, якщо ви користуєтеся повільним FPGA функціями, такими, як множник або оперативної пам'яті, то швидкість буде обмежуватися цими функціями.

 
OK!

" approach.

Ви можете підвищити швидкість розробки з використанням "Фізична Синтез"
підхід.Існують деякі інструменти, які можуть це зробити для Вас:

1) "AmplifyŽ фізичної оптимізаторі програмне забезпечення" від synplicity.
див. доданий. PDF файл, який є гарним заявки відомості про "Використання Розширення Фізична оптимізатор для Xilinx Модульний дизайн".

2) "Прецизійні фізичної Синтез" з наставником.Додаток вилучено davorinПричина: безкоштовно за адресою: www.synplicity.com/literature/ PDF / amp_mod_des_app_note.pdfПопередження: # 5
 
bjzhangwn писав:

Але якщо я використовую обмежень швидкості буде сповільнюватися!
 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top