> завжди @ (posedge CLK), аналогічний rising_edge (CLK)??

[brunokasimin]

привіт,

завжди @ (posedge CLK), аналогічний rising_edge (CLK)??

THX

 

[tkbits]

дуже схожі.

Асинхронний набір і ясно, також перераховані в якості сигналів краю.Різниця в тому, чи є сигнал з'являється у стан, в блоці завжди.
Код:

завжди @ (CLK posedge або posedge RST)

починати

якщо (RST) / / перерахованих сигналу, що використовується тут, має пріоритет

зробити <= 8'h5A / / константи тільки для асинхронних набір асинхронних і чіткі

зе / / CLK не згадується

зробити <= ді / / синхронізації оновлень, по CLK

кінець

 

[brunokasimin]

привіт,

Наприклад, ось Verilog код:

завжди @ (posedge CLK)
починати
помилятися <= 0;
якщо (і се й (ел [0] | | АДР [1]))
помилятися <= 1;
кінець

так, я можу написати VHDL код ось так:

ELSIF rising_edge (CLK), то
помилятися <= '0 ';
якщо (і се й (ел (0) або ел (1))), то
помилятися <= '1 ';
кінець, якщо;
кінець, якщо;

Коментарі цінуються