десеріалайзера & Serializer!

[jeremylbt]

Привіт хлопці,

Будь-яка людина може дати мені уявлення про те, як розвивати будівельні блоки в жовтий колір?Я використовую Virtex4 VLX100 FPGA чіпа.

Будь-яка допомога буде прийнята з вдячністю!

<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="Посмішка" border="0" />

<img src="http://images.elektroda.net/94_1234200431_thumb.jpg" border="0" alt="Deserializer & Serializer!! Help Needed!!" title="Десеріалайзера & Serializer! Help Needed!"/>

 

[Guest]

jeremylbt,

Логіка жовтий Самі блоки будуть дуже прості.Для демультиплексування ви просто захопити 16 16-розрядних слів, а потім зробити 256-бітовим запис в пам'яті.Для пакета, ви прочитали одну 256-бітний, а потім зробити 16 16-бітний виводить на лінію.

Тверда частина буде отримувати вашу логіку на кордоні Virtex працювати на 625 МГц необхідно йти в ногу з лінією руху.Ви можете запустити логіку інтерфейсів до ОЗУ на 39 МГц і йти в ногу з лінії так, що не повинно бути проблемою.

Чи є години для 625 MS / з асинхронним лініях на ваші внутрішні годинники Virtex?

Почніть із з'ясування того, як ви збираєтеся захопити ваші дані (асинхронний FIFO?), А потім спробуйте відчути, як ви збираєтеся передати дані з вашою логікою інтерфейсом пам'яті.Ви збираєтеся хочете відмовитися від швидкості передачі даних вниз так швидко, як ви можете, якщо ви хочете мати шанс на засідання терміни з іншою частиною вашої логіки.

Radix

 

[jeremylbt]

Привіт Radix,

Дякуємо за ваш швидку відповідь.

Перш за все, Годинники, використовувані для внутрішньої Virtex походить від Годинники, що використовуються для управління лінією.

Таким чином, для демультиплексування боку, я буду потрібен FIFO для збору даних які надходять на 625 МГц і писати 256bit вектора в ОЗУ на 39MHz.Є FIFO про працювати на 625 МГц?

Для мультиплексування частини, як я здатний захопити 256bit вектора з оперативної пам'яті і вихідних 16bit вектори 625 МГц?Будь ласка, повідомте

І останнє питання, скажімо верхньому рівні освіти складається з демультиплексування, оперативна пам'ять і MUX, мені потрібно, щоб синтезувати Top обличчям до 625 МГц.Чи можливо для Virtex 4 працювати на таких швидкостях?

Велике спасибі ..

 

[farhada]

Це як точна копія дизайн я зробив в 1999 році

<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="Посмішка" border="0" />Я дійсно сумніваюся, ви можете запустити 32bits дані @ 625 МГц на Virtex 4.У той час мені вдалося отримати 170MHz як мій Макс частоти, але мені довелося розділити шлях у 2x32bits @ 170 / 2 МГц.

Я думаю, ви, може бути, можливості налаштування вашого дизайну і запустити 2 різні шляхи і запустити кожну з них на половині частоти, але навіть це занадто висока для V4 і навіть для V5 Laters якщо може бути важко зробити.

 

[Guest]

Jeremyblt,

Я не використовував ПЛІС для обробки даних на швидкостях, ви знімаєте для і це буде складним завданням.

Я хотів би поглянути на virtex4 посібник користувача і прочитати в розділі "Додаткові SelectIO Логіка ресурси".Я не впевнений, скільки iserdes модулі доступні в virtex4 частин, але якщо у вас 16 з них ви могли б використовувати їх в 1:8 конфігурації і краплі вашої лінії швидкістю до 78 Мбіт
/ с (128-бітових даних).Вам також буде потрібно ще 16 iserdes на вихідний стороні 8:1 конфігурації.

Якщо у вас є достатня iserdes модулі такий підхід буде працювати тільки якщо ваш інтерфейс на 625 Мбіт
/ з даними є диференціальної.Якщо це одне складу Я думаю, ви може бути п'яним, оскільки технологія SelectIO тільки до 600 Мбіт
/ с в даному випадку.

Якщо ви дійсно зможете обробляти дані на швидкості необхідно, таким чином, щоб ви прочитали дані з оперативної пам'яті буде зворотний процес, як ви обрали для зберігання даних в пам'яті.Якщо ви отримуєте на даний момент або посаду тут або черкніте мені, і я можу допомогти.

Удачі,
Radix

 

[hellokid]

Я тільки що закінчив випадку десеріалізовать від 16bit_622MHz до 32bit_311M.Ви можете послатися на вкладення.Вихідний код не є inclued в файлі, який поставляється Xilinx FAE.
Вибачте, але Ви повинні увійти для перегляду цієї прихильності

 

[jeremylbt]

Привіт Hellokid,

З моменту виходу ISERDES доступні в Virtex 4 тільки до 10 (Майстер і підлеглий режим), це означає, що я може бути тільки Макс 1:10 десеріалізація фактор?

Спасибо вашої Radix і farhada за вашу допомогу, як добре!!

<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="Посмішка" border="0" />

 

[hellokid]

Я думаю, ви missunderstood мене.У ур малюнка, все ур потрібно зробити, полягає у високій швидкості передачі даних у 16bit низьким 256bit швидкості.Вона не потрібна RocketIO FPGA на SerDes / DESERDES яка називається "жорсткої SerDes.Файл я доклав пару днів назад, це використання технік називається ДПА (динамічних етапі узгодження) можуть передавати 16bit 622MHz для 32bit 311MHz або 64bit 155MHz, і так далі.Ми називаємо це "м'яке SerDes".Вона може бути як приклад тих нормальних SelectIO.

 

[jeremylbt]

Привіт Hellokid,

Я зрозуміла, що ви мали на увазі і я використовую примірників ISERDES / OSERDES від SelectIO ресурсів.Я не використовую RocketIO, яка не доступна в virtex4 сімейства чіпів LX в будь-якому випадку.

Кожен ISERDES може тільки вихід до 10 біт даних, якщо і використовувати майстер-N Слов'янський режимі.Те, що я WAN донести до вас те, що мені потрібно 1:16 десеріалізація для моєї 16 бітної десеріалізовать до 256 біт.Як мені добитися цього, заснований на техніці, що ви доклали?

Я, можливо, не розуміють вкладення в повному обсязі.Будь ласка, просвітіть мене.Большое спасибо!

 

[hellokid]

Кодекс являє собою зразок переходу від 16bit 622MHz для 32bit 311MHz.
Ви можете зробити це в два етапи.
По-перше, deserdes від 16bit 622MHz для 64bit 155M з кодом додається.
По-друге, deserdes 64bit 155MHz для 256bit 39Mhz з вашим власним способом (RAM Даул порту або фліп-флоп дільник).
Вибачте, але Ви повинні увійти для перегляду цієї прихильності

 

[jeremylbt]

Привіт HelloKid,

Дякуємо за вашу допомогу.Цінуйте це!