державна машина помилки - попередження разі заява

[tyj0423]

Я розробив державну машину, коли proeceeing дизайн, RTL державної машини є правильним. Але, коли я генерувати свій символ, і conenct його у верхній особи, RTL державної машини не збігатися з sub_module, а також генерувати попередження Warning (10272): Verilog HDL випадку заява попередження на controlflat.v (112): випадок Пункт вираз охоплює значення вже охоплені попередньому пункту разі чому? як я повинен робити

 

[mytechface]

перевірити всі заяви випадок ... Ви, можливо, повторюється один із випадків, принаймні відповідно до rror доповіді.

 

[tariq786]

Ви закодовані FSM правильно? Є стани унікальних або одна гаряча закодовані?

 

[pev]

Всі державні повинна бути унікальною (не впевнений, що зрозумів питання). Як ви кодування держава не має значення, sythesis інструмент буде повторно incoded їх як вважає за потрібне так чи інакше. Спробуйте використовувати імена для кодування стану (легше читати - я не знаю, як це зробити з Verilog).