годинах РДР Модулі

[lvwx]

Я хочу керувати 3 РДР модулі
пам'яті на FPGA, але мені не зрозуміло, як можна і займатися годинами цих
пам'яті Modules.Connect їх разом з FPGA або
з'єднати їх по одному на FPGA? І робить їх знайти будь-який опір матчу?

 

[Aoxomox]

зверніть увагу на стандарт JEDEC РДР DIMM.
наприклад
http://www.intel.com/technology/memory/pcsdram/spec/ddr_unbuff_dimm_spec_09.pdf

На кожен модуль
пам'яті в clockline є проводной кожного чіпа.Тому, коли з 8 IC
в кожному модулі ви водити 8 раз потенціал цього штифти.При підключенні 3 модулі ...це 24 шпильки з 266MHz або навіть більше.Ви повинні думати про окремо постачання модулів.Підбір опорів є необхідними.(В JEDEC стандарт цих рядків 10 Ом в серії).

У ще більшою мірою, ніж опір є wirelength з clocksignal.всі дроти одного модуля повинен мати майже такої ж довжини.Можливо, це добре для збільшення натисніть clockline небагато, щоб всі інші сигнали,
які є стабільними, коли пульс на цій лінії відбувається.