P
pervanah
Guest
привіт я в ASIC проекту. ми використовуємо TSMC 090 стандартних елементів. ми отримали баранів використанням ремісник! ми використовуємо Synopsys дизайн компілятора (синтез) Перша зустріч (макет) калібру (LVS, ДРК і т.д.) для виконання повідомленням моделювання макета на ModelSim і Verilog для спецій список з'єднань переказ через калібру v2lvs, ми входимо в файл Verilog породжених першій зустрічі, і стандартних елементів Verilog бібліотеці, але ми стикаємося з проблемою з баранами: Попередження: немає модуля декларації для модуля ram_128_3 вперше зіткнувся в модулі DSR_artisan_3_0 і модуль звітів DSR_artisan_3_0 багато помилок у вигляді: Попередження: DSR_artisan_6/DUAL_SRAM дзвінки масив невідомого розмір БД в неоголошеної модуль ram_128_2 також прокладки виходи помилок у формі: Попередження: верх / Data_in_PAD insantiates нового порту С в неоголошеної модуль і PDC0204CDG_33: Попередження: позиційний виклик неоголошеної модуль PCORNERG_33 в топ - контактний порядок буде відповідати Verilog дзвінка. немає ідей? розглядати його як, якщо і роблять моделювання повідомлення макет (він же ідея), як вирішити цю проблему барана? Також контактам колодки невизначеним? THX