Як їхати двійкового складання в VHDL з векторами

[s3034585]

Привіт хлопці

Чи можна PLS розповісти мені, як робити бінарні вектори з того ...
Я намагався зробити, але це дає мені помилку "тип помилки вирішенні інфіксних виразу" "як тип std_logic_vector".

Бібліотеки IEEE;
Використання IEEE.std_logic_1164.all;

Додати це особа
Порт (
Відповідь: У std_logic_vector (3 DOWNTO 0);
сума: з std_logic_vector (3 DOWNTO 0)
);
Додати кінця;

Архітектура Behav з додати,
Сигнал TMP: std_logic_vector (3 DOWNTO 0);
починатиTMP <= (0) A (1) (2) (3), коли EN = '1 'Else "0000";
Сума <= TMP;

Behav кінця;

 

[Guest]

Привіт!
Просто додайте:
1.Ieee.std_logic_unsigned.all використання;
2.RU: в std_logic;
3.Ви повинні продовжити (0), (1) і т.д., щоб 4bit на "000" &

Have A Nice Day!Код:

Бібліотеки IEEE;

Використання IEEE.std_logic_1164.all;

Ieee.std_logic_unsigned.all використання;Додати це особа

Порт (

Відповідь: У std_logic_vector (3 DOWNTO 0);

RU: в std_logic;

сума: з std_logic_vector (3 DOWNTO 0)

);

Додати кінця;Архітектура Behav з додати,

Сигнал TMP: std_logic_vector (3 DOWNTO 0);

починатиTMP <= (( "000" & (0)) ( "000" & (1)) ( "000" & (2)) ( "000" & (3))) коли EN = '1 ' інший "0000";

Сума <= TMP;Behav кінця;

 

[s3034585]

Дунец пише:

Привіт!

Просто додайте:

1.
Ieee.std_logic_unsigned.all використання;

2.
RU: в std_logic;

3.
Ви повинні продовжити (0), (1) і т.д., щоб 4bit на "000" &Have A Nice Day!
Код:

Бібліотеки IEEE;

Використання IEEE.std_logic_1164.all;

Ieee.std_logic_unsigned.all використання;Додати це особа

Порт (

Відповідь: У std_logic_vector (3 DOWNTO 0);

RU: в std_logic;

сума: з std_logic_vector (3 DOWNTO 0)

);

Додати кінця;Архітектура Behav з додати,

Сигнал TMP: std_logic_vector (3 DOWNTO 0);

починатиTMP <= (( "000" & (0)) ( "000" & (1)) ( "000" & (2)) ( "000" & (3))) коли EN = '1 ' інший "0000";

Сума <= TMP;Behav кінця;

 

[msumanreddy]

s3034585 пише:

Привіт хлопціЧи можна PLS розповісти мені, як робити бінарні вектори з того ...

Я намагався зробити, але це дає мені помилку "тип помилки вирішенні інфіксних виразу" "як тип std_logic_vector".Бібліотеки IEEE;

Використання IEEE.std_logic_1164.all;Додати це особа

Порт (

Відповідь: У std_logic_vector (3 DOWNTO 0);

сума: з std_logic_vector (3 DOWNTO 0)

);

Додати кінця;Архітектура Behav з додати,

Сигнал TMP: std_logic_vector (3 DOWNTO 0);

починатиTMP <= (0) A (1) (2) (3), коли EN = '1 'Else "0000";

Сума <= TMP;Behav кінця;

 

[darylz]

Я віддаю перевагу числові Lib замість Арт Lib, остання Synopsys prepoerity.