Як створити екземпляр особи VHDL в Verilog модуль?

B

blooz

Guest
Як ми створюємо об'єкт VHDL в Verilog модуль. Я використовую Active HDL ..
 
Ви просто повинні створити екземпляр модуля заголовок, який буде семантично ж, як і особи VHDL. Коли модуль VHDL додається до проекту і ви хочете використовувати його всередині модуля Verilog, Ви просто уявити собі, що VHDL компонент написаний на Verilog і використовувати його як якби він насправді.
 

Welcome to EDABoard.com

Sponsor

Back
Top