Як створити екземпляр особи VHDL в Verilog модуль?

[blooz]

Як ми створюємо об'єкт VHDL в Verilog модуль. Я використовую Active HDL ..

 

[Alexium]

Ви просто повинні створити екземпляр модуля заголовок, який буде семантично ж, як і особи VHDL. Коли модуль VHDL додається до проекту і ви хочете використовувати його всередині модуля Verilog, Ви просто уявити собі, що VHDL компонент написаний на Verilog і використовувати його як якби він насправді.