Як реалізувати дільник на VHDL?

[vkchau]

Я хочу здійснити Divider в VHDL, операндів std_logic_vector ().Як я можу це зробити?
Спасибо.

 

[gnomix]

vkchau писав:

Я хочу здійснити Divider в VHDL, операндів std_logic_vector ().
Як я можу це зробити?

Спасибо.

 

[tlp71@hotmail.com]

це не дуже складно.
Ви МОНТЕ створити лічильник, і декодіровать одну з цієї боротьби, як вихід для ваших годин, якщо ви resamople цієї крапелька майстер годинник краще.
І якщо ви спробуєте це з радістю.
поки що.
G.

 

[Radix]

vkchau,

Трохи більше інформації було б корисним.

Ви намагаєтесь розділити вниз одного сигналу, таких як годинник, або ж ви хочете розділити вартість (8-бітна, 16-біт, ...)?

Які значення потрібно розділити на?Чи є дільник крат 2 или что-то еще?

Radix

 

[ydao]

хочете здійснити вашу логіку моделі ASIC / FPGA?або просто попросити заяву розділити на VHDL?

 

[cyberdome]

Привіт,

Це досить просто здійснити за допомогою дільник трохи ітераційний алгоритм, з урахуванням того, що у вас є час, щоб зробити це Ітеративний.Я виконав одну допомогою Shift-віднімання-порівняти метод.Так, як я зробив це, вона розрахована на один біт фактор в кожній ітерації.Цей метод працює тільки для непідписані операндів, тому, якщо вам потрібно підписав операндів потрібно використовувати деякі хитрощі.
Він shouln't дуже важко знайти деяку інформацію про Divider алгоритмів за допомогою Google.

Удачи!
/ Cyberdome