Як зупинити моделювання в testbench VHDL?

[BigDog]

Здравствуйте,

Я не знаю, як зупинити мою моделювання, моя testbench описана в VHDL і я використовую ncsim, чи є методи, щоб зупинити моделювання як за допомогою $ зупинки, $ закінчити в Verilog?

Привіт,

 

[Guest]

Привіт,

Ви можете написати в кінці вашого testbench:

стверджувати неправдиве повідомлення "кінець моделювання" тягарем невдач;Дев

 

[BigDog]

Привіт Дев,

Так, оператор працює!

Спасибо большое!

Привіт,