H
hoteagle
Guest
Я тепер робити SAR ADC дизайн і потрібно робити змішані сигнали моделювання по моему дизайну.
Цифрова частина схеми є descripted з VerilogHDL на рівні RTL.А потім я його як символ і інтегровані в schemetic з аналогової частини.Стимулом до цифрової частини descripted з verilogHDL і стимулом для аналогової частини прямо доданий в schemetic.І тоді я запустити симуляції з каденції змішаних сигналів симулятор.Немає помилки або попередження, однак немає вихідного сигналу.
Ви б мені допомогти, щоб дати пояснення?
Цифрова частина схеми є descripted з VerilogHDL на рівні RTL.А потім я його як символ і інтегровані в schemetic з аналогової частини.Стимулом до цифрової частини descripted з verilogHDL і стимулом для аналогової частини прямо доданий в schemetic.І тоді я запустити симуляції з каденції змішаних сигналів симулятор.Немає помилки або попередження, однак немає вихідного сигналу.
Ви б мені допомогти, щоб дати пояснення?