Як змусити VHDL блок портів введення / виводу в Verilog тест дайвер

[howardc]

Привіт усім, я хочу написати Verilog дайвер випробування. Але в моїй конструкції, є VHDL блоку. Якщо всі конструкції закодовані в Verilog, ми можемо змусити сигнал, як показано нижче: сила top0.layer1.layer2.output1 = 1'b1; Але як це зробити, коли layer2 є блоку VHDL? Якщо хтось знайомий з цим, будь ласка, допоможіть мені, спасибі.

 

[nand_gates]

Якщо ур використанням ncsim тобто спосіб пошуку $ nc_mirror. Його завжди болісно мати VHDL і Verilog співіснувати в ур навколишнього середовища!

 

[aji_vlsi]

Привіт, [цитата = howardc] Привіт всім, я хочу написати Verilog дайвер випробування. Але в моїй конструкції, є VHDL блоку. Якщо всі конструкції закодовані в Verilog, ми можемо змусити сигнал, як показано нижче: сила top0.layer1.layer2.output1 = 1'b1; [/quote] Загалом, це стиль рекомендується використовувати силу, щоб отримати verifiction зроблено, за винятком У деяких випадках кут.

Але як це зробити, коли layer2 є блоку VHDL? Якщо хтось знайомий з цим, будь ласка, допоможіть мені, спасибі.

Залежить від тренажера ви використовуєте, інструменти забезпечують шляху. NC: NC_MIRROR VCS: HDL_XMR MTI: Сигнал SPY Aldec: Сигнал агента (або щось подібне). Ми написали оболонку довгу спину тримати ТБ код інструменту незалежних, але тільки для "Зонд" частини, може бути легко розширена на силу, якщо необхідно, см.: www.noveldv.com / EDA / probe.tgz HTH Ajeetha, CVC] [URL www.noveldv.com [/URL]

 

[howardc]

привіт nand_gates і aji_vlsi, спасибі за вашу відповідь. [Цитата = aji_vlsi] Привіт, в залежності від тренажера ви використовуєте, інструменти забезпечують шляху. NC: NC_MIRROR VCS: HDL_XMR MTI: Сигнал SPY Aldec: Сигнал агента (або щось подібне). Ми написали оболонку довгу спину тримати ТБ код інструменту незалежних, але тільки для "Зонд" частини, може бути легко розширена на силу, якщо необхідно, см.: www.noveldv.com / EDA / probe.tgz HTH Ajeetha, CVC] [URL www.noveldv.com [/URL] [/quote] привіт aji_vlsi, я не можу отримати доступ [www.noveldv.com] URL / EDA / probe.tgz [/URL]. Якщо я хочу запустити моделювання як в НК і VCS, я повинен використовувати "Сигнал шпигун"? Чи можете ви дати мені простий приклад. для top.layer1.lasyer2.layer3.signal модуль top/layer1/layer2 є кодування в Verilog. тільки Layer3 в VHDL. Велике спасибі.

 

[aji_vlsi]

[Цитата = howardc] привіт aji_vlsi, я не можу отримати доступ www.noveldv.com / EDA / probe.tgz . [/Quote] буде виправити пізніше.

Якщо я хочу запустити моделювання як в НК і VCS, я повинен використовувати "Сигнал шпигун"? Чи можете ви дати мені простий приклад.

Будь ласка, допоможіть собі - читати їх відповідних DOC і навіть корабель готових прикладів у їх встановленні області. Ajeetha, CVC www.noveldv.com