Як дизайн з 1 по 8 множник

[kunal1514]

Привіт всім,

Як створити з 1 по 8 множник

 

[Ebuddy]

Вручну, ви можете написати логічний стіл і дизайн логіки, або ви можете створити з 1 по 2 мультиплексування і каскадом їх разом.Звичайно, підхід HDL є найбільш ефективним.

 

[Guest]

Модуль mux_8to1 (SEL, з, inp1, inp2, inp3, inp4, inp5, inp6, inp7, inp8);

вхід [2:00] Сель;
вхід inp1, inp2, inp3, inp4, inp5, inp6, inp7, inp8;
вихід з;

призначити з = (Сель [2]? (Сель [1]? (Сель [0]? inp8: inp7): (Сель [0]? inp6: inp5)): (Сель [1]? (Сель [0]? inp4: inp3): (Сель [0]? inp2: inp1)));

endmoduleце Verilog модуль для 8 до 1 мультиплексування
Як вже згадувалося, альтернативою є використання 7 2:01 мультиплексування в двійковому деревоподібну структуру, щоб скласти 8 до 1 мультиплексування.
Сподіваюся, що це корисно, Cheers!