Як використовувати PLL для генерації Off-Chip Clock Divider ланцюга?

[nooby_rat]

Як я повинен створювати таку прірву на 96 CLK зовні, що знаходиться у фазі з джерелом CLK?

Чи є можливості для створення на PLL-чіп для виконання цієї роботи?І як я повинен йти Абт, що робити?

Спасибо!
Останній раз редагувався nooby_rat від 27 лютого 2009 6:15; всього редагувався 1 раз

 

[Digital-L0gik]

Поза чіпа PLL не звучить як гарна ідея.У вас є одне PLL для створення своїх refclk і Thats все, що вам дійсно потрібно.Ви можете розділити годин вниз, що, як ви розсуд, використовуючи традиційні методи.Щоб звести до мінімуму косою,
фазові зміщення, ви повинні використовувати ваші годинники Buffers / дерева поширювати розділити годин до місця призначення.Крім того ви можете вважати, що
в PLL, як правило, декілька годин виходи, які можуть бути на різних частотах.Грати з PLL конфігурації циркуль отримати 1,5 МГц годин на один висновок, а потім спробувати отримати деякі інші виробництва бути якомога ближче до вашої 16KHz, наскільки це можливо.Це дозволить спростити складність годин схема дільник.Використовуйте лист Excel, щоб допомогти вам маніпулювати PLL формулою.Також читайте книгу щоб побачити, що ваша конфігурація знаходиться в VCO частотний діапазон для забезпечення мінімальної косою на вихідних годин.Удачи.