Як використовувати $ установку, $ $ утримання і шириною системних завдань в Verilog?

A

aswin123

Guest
Як використовувати $ установку, $ $ утримання і шириною системних завдань в Verilog. , В якому блок, ми можемо використовувати ці заяви (я маю на увазі завжди блокувати або вказати блок) може хто-небудь expalin мене прикладом
 
використовувати їх, як це (вказати блок розташований між модулем і endmodule) вказати specparam tIFCLK = 20,83, tSRD = 12,7, tRDH = 3,7, tSWR = 12,1, tWRH = 3,6, tSFD = 3,2, tFDH = 4,5, tSFA = 25, TFAH = 10; $ установці (slrd, posedge CLK, tSRD); $ утримання (slrd, posedge CLK, tRDH); $ установці (slwr, posedge CLK, tSWR); $ утримання (slwr, posedge CLK, tWRH); $ установці (дані , posedge CLK, tSFD); $ утримання (дані, posedge CLK, tFDH); $ установці (fifo_addr, posedge CLK, tSFA); $ установці (fifo_addr, posedge CLK, TFAH); endspecify
 
будь Verilog книги може вирішити вашу проблему
 

Welcome to EDABoard.com

Sponsor

Back
Top