Що таке концепція E перевірки в VHDL / Verilog?

[abhineet22]

привіт друзям може будь запропонувати мені те, що концепція е в VHDL / Verilog.

 

[semiconductorman]

[Цитата = abhineet22] привіт друзям може будь запропонувати мені те, що концепція е в VHDL / Verilog. [/Quote] Є різні мови насправді не зацікавлені один з одним!! Verilog та VHDL є HDL (Hardware Description Language) і такі мови, як "е" і "віра" є ВЛ (мов верифікації апаратури) .. "е" використовується для перевірки, а не для проектування апаратних .. тепер, чому ті і не тільки Verilog або VHDL робити перевірки також? .. "Є" є зміст орієнтована мова, який дозволяє вам робити перевірку на набагато більш високою абстракції .. Подивіться на вступі, що це є сторінка specman будинку ... Ви отримаєте дуже хороший відповідь ..