Чому не може початковій заяву synthesizeable

K

kunal1514

Guest
Привіт Все, будь-який орган може сказати мені, що чомусь не може початковій заяву synthesizeable. Дайте мені логічні міркування. Кунал Regard в Мішра
 
Привіт, початкове заява не synthesizable.please написати код з первісної заяви і намагаються перетворити цю заяву у ворота то і буде знати, ANS. З повагою, ramesh.s
 
Його написано в IEEE документ, до якого початкова можуть бути використані в RTL для моделювання ROM. Перевірте стандартний синтаксис і семантику для Verilog HDL ® основі синтезу RTL. http://www.edaboard.com/viewtopic.php?t=139084&highlight=ieee+verilog+rtl у мене немає досвіду в RTL. Але, за словами цей документ, Це synthesizeable.
 
ASIC тригерів не мають вбудованого power-on/initialization ланцюга. Ця схема повинна бути розроблена і здійснюється вручну. Таким чином, більшість інструментів ASIC синтезу не може впоратися з "початкової" заяву. ПЛІС працювати трохи по-іншому. "Включення" стан визначається як момент відразу після обробки FPGA-конфігурації циклу. Це означає, що "влади на" держава може бути збережена в конфігурації-бітового потоку. І Xilinx XST підтримує Verilog "початковій" блок (і VHDL атрибут) для установки харчування значення тригерів.
 
Існує немає еквівалента апаратний модуль для "початкового" ... Я вважаю, що початковий використовується тільки один раз під час моделювання RTL ... хлопці, будь ласка, повідомлення більше коментарів з цього .. К.К.
 
Початковий використовується для моделі дисків. Його згаданих в IEEE. Я не знаю, погода будь-якого постачальника підтримує його.
 
первинна заява використовується для ініціалізації будь-яких I / P значення звідки моделювання для початку. якщо виграш використання initail значення в нашому випробувальному стенді .. то початкове значення вхідного буде розглядатися як плювати і о / р буде також плювати.
 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top