Чи є "FOR-LOOP" стат під XST synthesizabl Xilinx в

N

news

Guest
<a href="http://www.komputerswiat.pl/nowosci/wydarzenia/2011/02/koniec-wojny-patentowej-intel-zaplaci-nvidii-15-mld-dolarow.aspx"> <img align="left" src="http://www.komputerswiat.pl/media/2011/11/1668576/intelnvidia-zaj.jpg" /></a> Po dwóch latach siedzenia w okopach, giganci wreszcie się dogadali. Nvidia dostanie pieniądze, a Intel wolną rękę na rynku zintegrowanych układów graficznych.<img width='1' height='1' src='http://rss.feedsportal.com/c/32559/f/491281/s/118302dc/mf.gif' border='0'/><br/><br/><a href="http://da.feedsportal.com/r/92360034901/u/0/f/491281/c/32559/s/118302dc/a2.htm"><img src="http://da.feedsportal.com/r/92360034901/u/0/f/491281/c/32559/s/118302dc/a2.img" border="0"/></a>

Read more...
 
Я пробував різні засоби режим, щоб зробити "для циклу" тільки для моделювання, але, на жаль, це дало ніяких результатів. Будь-які заяви, які оголошені усередині циклу завжди істинно навіть після постійного виключає. Для, наприклад, для г в (ширина-1) До 1 цикл, в якому ширина INTEGER: = 5 цикл не припиняється ніколи ... Будь ласка, експерти допомагають !.... я приведу мій приклад коду, при необхідності ...! Coz я на самом розчарований moment.Thanks !......
 
[Цитата = xtcx] для я в (ширина-1) До 1 цикл, в якому ширина INTEGER: = 5 цикл не припиняється ніколи ...[/ цитата] пишуть (ширина-1) downto 1 замість (ширина-1) До 1 Я дам вам невеликий процес, щоб перевірити його ... Процес починається при г в 5 downto 1 цикл доповідь "це" і integer'image (я) і "ітерації", кінець циклу; доповідь "я вийшов з циклу .."; чекати; кінці процесу; ДЛЯ петлі в цілому синтезованого, але не тоді, коли петлі. ДЛЯ петлі циклу відповідно до змінної циклу, які повинні бути цілими або перечислимого типу. Змінна циклу не підлягають декларуванню. що стосується ..
 
Звичайно .... дайте мені якийсь час ...... я відправлю
 
Я в основному згоден, за винятком рейтингу unsynthesizable циклу. Ці дві конструкції, очевидно, синтезованого: [код] я: = 0; в той час як я
 
Ну я ніколи не говорив, що поки цикл не синтезованого. Я сказав [б] 'в цілому за цей синтезованого, це не у випадку з циклу.' [/B], а схильні зробити висновок про нескінченному металовироби (що неможливо практично). якщо в той час як цикл направляє до кінцевої апаратної то інструмент синтезу, безумовно, висновок апаратного відповідно.
 
Та ваша цілком коректно, але точно ви не сказали, якщо час циклу може бути синтезованого на всіх. Якщо ви будете дотримуватися HDL пов'язані обговорення на форумі, ви повинні помітити значну кількість непорозумінь і явних помилок. Таким чином я хотів уточнити, що це [я] може [/I] буде синтезованого.
 
Погодьтеся ...!! Для тих, хто не до кінця з синтезом поняття ... ми повинні про це говорити ..
 
Шановні Kvingle, [цитата] процес починається за я в 5 downto 1 цикл доповідь "це" і integer'image (я) і "ітерації", кінець циклу; доповідь "я вийшов з циклу .."; чекати; кінця процесу ;!? [/ цитата] Там, здається помилкою, яку я не можу виправити або зрозуміти ... Будь ласка, допоможіть мені ... Крім того, де і перевірити подачу ?.... У testbench або ModelSim ... Я не ' знаю, який інструмент і версію ви, хлопці, використовуєте, але я не отримую ніяких поліпшень .... Не могли б ви надати зразок для циклу програми, які ви працювали?, так що я міг би використовувати і перевірити результат ... . Моя версія Xilinx ISE 8.2i основу edition.please допомогти мені в clarrify це сумнів, це обмежує мою програмування високого рівня, бажано! ...
 
Ok.xtcx. я надав вам код для розуміння мети only.its не синтезуються. писати будь-які суб'єктом малого архітектури pair.Copy цей процес і подивимося, вихід на ModelSim командою prompt.you зрозумієте, скільки разів цикл отримати виконано, і коли ви з неї. Change 'downto', щоб "до" і подивитися, що помилки в коді. (Ці маленькі і Великий endians .... watch'em) Сподіваюся, це зрозуміло ... [Розмір = 2] [COLOR = # 999999] Додано через 45 хвилин: [/ колір] [/ розмір] код для вас .... [Розмір = 2] [COLOR = # 999999] Додано через 2 хвилини: [/ колір] [/ розмір] код
 
Велике спасибі kvingle !.... Я буду стежити за код і перевірити його ... Так чи інакше я не знаю, як працювати modemlsim в командному рядку .... Я буду стежити за тим, і відповісти ... Завдяки друг !.....
 
без статичної петлі не синтезованого, де, як статичних петель без управління синхронізацією systhesizes як комбінаційний ckts, статична з контролем часу синтезує як послідовні CKS
 
Шановний "madhavisai", [цитата] нон статичних петель не синтезованого, де, як статичних петель без управління синхронізацією systhesizes як комбінаційний ckts, статична з контролем часу синтезує як послідовні CKS [/ цитата] я міг читати, але я не можу зрозуміти , що precisely.Could вас прохання пояснити це з невеликою код, якщо можливо? ... Ваша допомога довгоочікуваною і оцінив !.... Дякую !.... Шановні Kvingle, я виконав код, і це правда, як ви сказали, що призводить до деякого попередження і цикл завершується, якщо я опускаю "DOWNTO" в цикл. Я розумію, що в циклі робіт, як ви згадали .... Але як цього моделювання збирається допомогти в реальному часі, кодування ?.... Чи possiblilites, що ця петля може бути використаний в режимі реального часу кодування?. ... Спасибі
 
[Цитата = kvingle] я надав вам код для розуміння мети only.its не синтезуються. [/ Цитата] Так, щоб петлі використовуються багато разів у coding.When ви хочете повторити таку ж обладнанні. Він також використовується в випробувальних стендів для моделювання мети. І ви бачили командного рядка ... Вам не потрібно робити що-небудь там просто побачити результат.
 
Гей, давай я ... Я не намагався вашої програми в режимі реального часу, але коли я намагаюся використовувати цей синтаксис для моєї програми, я не отримую точну вихідний .... Тобто оператори усередині циклу для здається, виконання завжди .... Я спробував перевірити це з невеликою світлодіод програму так, щоб я зробив, що світлодіодні блимати 5 разів просто приймаючи до уваги підсумки 10 раз ось так .., -------- ---------------------------- ПРОЦЕС VARIABEL REG: std_logic: = '0 '; початися для мене в 10 DOWNTO 0 LOOP рег: = NOT (рег); призвело
 
помилятися ... Ну ви повинні розуміти, що це не з programming.Whatever ви пишете створює апаратно всередині чіпа. Уявіть собі, що станеться, якщо ви підключите вихід інвертора на його вхід ...? Ваш проект чисто комбінаційний ... тому й мови про блимає призвело тому циклі отримати виконаний у кілька дельта затримки ....( не в режимі реального часу), я хотів би запропонувати вам піти на хорошу книгу по синтезу з використанням VHDL .. що стосується ...
 
Миготливий світлодіод в синтезованого код повинен завжди включати годинник вхід та години дільника відповідно лічильник, який знижує МГц тактовою частотою до помітного порядку Гц величини, що означає принаймні 20 Лічильник бітів. Я думаю, миготіння світлодіодів приклади повинні були обговорюватися на форумі і раніше, але читання підручника VHDL можна найкращий полководець варіант.
 
Привіт Kvingle, охолонути я .... я проходжу "VHDL програмування на прикладах" АВТОР Майкл Дуглас, а також "RTL дизайн з використанням VHDL" по-понг. Ну, проблема м компілятор version.I »за допомогою XST, але книга була написана на користь і для деяких інших синтезаторів, я думаю, не name.Even, якщо вона не буде так, тільки приклади Loop і на основі моделювання операцій були дані в багатьох книгах, не в режимі реального часу операцій, тобто як вони поводяться в апаратній наприклад ...... і, отже, плутанина .... Вибачте за мій маленький шкідник !.....: D І FVM, я вже намагався розділити годин до декількох Гц до запуску в циклі, але ми сподіваємося, це не вдалося!, я чув від деяких з моїх друзів, що FOR-LOOP є синтезованого, але тільки для цілей моделювання, а не на реальні ЧАСУ ... Я думав, у експертів може вже використовується у вашій кодування і, отже, я попросив пропозицію ... Спасибі за вашу відповідь пацієнта !....
 
Ok. Я наведу приклад синтезованого циклу .. бачити цей цикл обчислює співвідношення 32 вектору біт. разом з файлом я докладаю оснащення апаратних дали від коду. Ви можете бачити її 32 виключає вхід. синтезувати і перевірити на вашому кінці.
 
[Цитата = xtcx] я чув від деяких з моїх друзів, що FOR-LOOP є синтезованого, але тільки для цілей моделювання, а не для РЕАЛЬНОГО ЧАСУ ...[/ цитата] Я люблю друзів oxymorons.BTW те, що ви розумієте під [я] [б] sythesizable але тільки для моделювання [/I] [/B]. Ці коди VHDL бути настільки примітивні за своєю природою я не думаю, що інший інструмент буде калічити її. Зрештою, як кажуть VHDL є портативним.
 
Добре, добре, нехай мої друзі ходять ... Бідний з them.Ok я постараюся ваш код і ви отримаєте назад результат скоро ....
 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top