Чи не могли б ви допомогти мені про цю помилку VHDL

[minemercan]

Я хочу скористатися цією помилкою після моделювати цей код: не можу знайти pinstub / порт на символ, прототип функції, або іншими побудувати 'Test', що являє собою конструкцію, файл, відповідний контактний XA2 у файлі.

це тренажера 16 біт CSA

Дякуємо за допомогу
Мій

Код нижче:

- 16 біт CARRY SKIP ADDER ----
БІБЛІОТЕКА IEEE;
Використання IEEE.std_logic_1164.all;

особа є CSA_FIXED_SIZE
Порт (X, Y: У std_logic_vector (15 DOWNTO 0) - girisler
З: У std_logic; - C Girişi
S: OUT std_logic_vector (3 DOWNTO 0);
Суд: з std_logic); - C cikisi
CSA_FIXED_SIZE кінця;Архітектура Структурні CSA_FIXED_SIZE IS

Компонента adder5
порт (tempX, Tempy: У std_logic_vector (3 DOWNTO 0);
tempC: У std_logic;
Temps: з std_logic_vector (3 DOWNTO 0);
tempCout: OUT std_logic);
кінець компонента;

Компонента skip4
порт (Scin, SCP: У std_logic;
Sp: У std_logic_vector (3 DOWNTO 0);
Scout: OUT std_logic);
кінець компонента;

- Сигнал SignalP: std_logic_vector (15 DOWNTO 0);
- Сигнал signalC: std_logic_vector (3 DOWNTO 0);
- Сигнал skipCout: std_logic_vector (2 DOWNTO 0);починати

Тест: adder5 порту карти (X (3 DOWNTO 0), Y (3 DOWNTO 0), C, S (3 DOWNTO 0), суд);
- RCA1: adder5 порту карти (X (3 DOWNTO 0), Y (3 DOWNTO 0), C, SignalP (3 DOWNTO 0), signalC (0));
- SKIP1: skip4 порту карти (C, signalC (0), SignalP (3 DOWNTO 0), skipCout (0));
- RCA2: adder5 порту карти (X (7 DOWNTO 4), Y (7 DOWNTO 4), skipCout (0), SignalP (7 DOWNTO 4), signalC (1));
- SKIP2: skip4 порту карти (skipCout (0), signalC (1), SignalP (7 DOWNTO 4), skipCout (1));
- RCA3: adder5 порту карти (X (11 DOWNTO

<img src="http://www.edaboard.com/images/smiles/icon_cool.gif" alt="Круто" border="0" />

, Y (11 DOWNTO

<img src="http://www.edaboard.com/images/smiles/icon_cool.gif" alt="Круто" border="0" />

, SkipCout (1), SignalP (11 DOWNTO

<img src="http://www.edaboard.com/images/smiles/icon_cool.gif" alt="Круто" border="0" />

, SignalC (2));
- SKIP3: skip4 порту карти (skipCout (1), signalC (2), SignalP (11 DOWNTO

<img src="http://www.edaboard.com/images/smiles/icon_cool.gif" alt="Круто" border="0" />

, SkipCout (2));
- RCA4: adder5 порту карти (X (15 DOWNTO 12), Y (15 DOWNTO 12), skipCout (2), SignalP (15 DOWNTO 12), signalC (3));
- SS: skip4 порту карти (skipCout (2), signalC (3), SignalP (15 DOWNTO 12), суд); - skipOut (3)
КІНЕЦЬ СТРУКТУРНА;-------------------------------------------------- ------------------
-------------------------------------------------- --------------------

- 4-бітний RIPLE CARRY BLOCK ----
----------------------------
БІБЛІОТЕКА IEEE;
Використання IEEE.std_logic_1164.all;

особа є adder5
Порт (ХА, Ю.: У std_logic_vector (3 DOWNTO 0);
CIN: У std_logic;
С.А.: OUT std_logic_vector (3 DOWNTO 0);
Суд: OUT std_logic);
adder5 кінця;Архітектура Структура adder5 Is
Сигнал C1, C2, C3: std_logic;
Компонента fulladd
порт (Cin1, x1, y1: У std_logic;
S1, Cout1: OUT std_logic);
кінець компонента;
починати
stage0: fulladd карта порту (ЦІН, ХА (0), Ю. А. (0), С. А. (0), c1);
stage1: fulladd карта порту (C1, ХА (1), Ю. А. (1), С. А. (1), C2);
stage2: fulladd карта порту (С2, ХА (2), Ю. А. (2), С. А. (2), c3);
stage3: fulladd карта порту (Cin1 => C3, Cout1 => Суду, x1 => ХА (3), Y1 => Ю.А. (3), S1 => SA (3));

частина конструкції;

--- 1 біт повний суматор BLOCK ----
БІБЛІОТЕКА IEEE;
Використання IEEE.std_logic_1164.all;
особа fulladd IS
порт (Cin2, X2, Y2: У std_logic;
S2, Cout2: OUT std_logic);
fulladd кінця;

АРХІТЕКТУРА LogicFunc OF fulladd IS
починати
S2 <= x2 XOR Y2 XOR Cin2;
Cout2 <= (X2 і Y2) або (Cin2 і X2) або (Cin2 і Y2);
LogicFunc кінця;

------------------------------------------
------------------------------------------

--- 4-бітний FULL пропущений блок ----
БІБЛІОТЕКА IEEE;
ВИКОРИСТАННЯ IEEE.std_logic_1164.all;

ENTITY skip4 IS
Порт (ЦІН, CP: В std_logic;
П: У std_logic_vector (3 DOWNTO 0);
Суд: OUT std_logic);
skip4 кінця;
АРХІТЕКТУРА davranissal OF skip4 IS
BEGIN
Суд <= Cp або (P (0) і P (1) і P (2) та Р (3) і Цин);
КІНЕЦЬ davranissal;