Чи можна використовувати сигнал Вчинено в FPGA для скидання моєї конструкції

[Guest]

Спасибі ---!Врешті-решт я його caaaaaaaaaaatch

<img src="http://www.edaboard.com/images/smiles/icon_lol.gif" alt="Сміюся" border="0" />Він працює з UCF обмежити? INST "сигнал назву" INIT = значення;

Проблема в тому, що мій код FSM засновані
так що я визначила поточний стан і наступне стан шльопанці з нулями, як мій іні (скидання) стан визначається як нуль в коді!

Але коли я говорив синтезатор доповіді я знайшов заяву:
(FSM був реалізований у вигляді 1-гарячий)
В 1 жарко, наприклад, якщо у вас є п'ять держав, вона creats 5 F / FS
і кодування
00001
00010
00100
01000
10000
так, ні "00000" держава, і всі мої спроби були для ініціалізації нулями!

Ось і все, я просто хочу поділитися з вами, а також хочу подякувати всім вам за ваші повідомлення ... Viva elektroda

<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="Посмішка" border="0" />

 

[speedoak]

це possiple, але я рекомендую цей виграш, я завжди використовувати тільки зробити як статус сигналу, ВЧИНЕНО повинен бути pullled вгору на 330 Ом резистор до VCC, якщо vritex частині використання.виграш гвинт цього сигналу.

 

[thedog]

Якщо ви використовуєте пристрій Xilinx ви можете просто додати наступні рядки в ваш RTL, де ви оголосити флопе ви намагаєтеся встановити на певне значення INIT.Наприклад, в Verilog:

р [3:00] your_flop / * синтезу xc_props = "INIT = C" * /;

your_flop повинні бути ініціалізували 'HC після налаштування.

thedog

 

[Jackwang]

Я не відповідаю на це питання, коли я використовував чіп.
але я думаю, ви можете використовувати скинути ланцюги з довгими скидання часу.і я думаю, програмування FPGA не слід приймати так багато часу.якщо дійсно, ви можете використовувати паралельні програмування, який може зберегти час програмування.спробувати.